JPS5952546B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5952546B2 JPS5952546B2 JP51133484A JP13348476A JPS5952546B2 JP S5952546 B2 JPS5952546 B2 JP S5952546B2 JP 51133484 A JP51133484 A JP 51133484A JP 13348476 A JP13348476 A JP 13348476A JP S5952546 B2 JPS5952546 B2 JP S5952546B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- collector
- base
- type
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、ｐ叩トランジスタと叩ｎトランジスタの複
合構造から成るバイポーラ型電流注入ロジック（Ｉｎｔ
ｅｇｒａｔｅｄＩｎｊｅｃｔｉｏｎＬｏｇｉｃ、以下Ｉ
２Ｌと略す）構造の半導体装置に関するものである。
合構造から成るバイポーラ型電流注入ロジック（Ｉｎｔ
ｅｇｒａｔｅｄＩｎｊｅｃｔｉｏｎＬｏｇｉｃ、以下Ｉ
２Ｌと略す）構造の半導体装置に関するものである。
従来、バイポーラ型集積回路装置においては、拡散工程
の複雑さ、写真製板回数の多さなどから高密度化、ひい
ては低電力化に一定の限界がみられていた。ところが近
年、Ｉ″Ｌが発明されるにおよんで、バイポーラ型集積
回路装置においても、大幅な高密度化、低電力化が可能
になつてきている。そこで、この発明では上述のような
Ｉ″Ｌの性能をさらに向上させることを目的としてなさ
れたものである。
の複雑さ、写真製板回数の多さなどから高密度化、ひい
ては低電力化に一定の限界がみられていた。ところが近
年、Ｉ″Ｌが発明されるにおよんで、バイポーラ型集積
回路装置においても、大幅な高密度化、低電力化が可能
になつてきている。そこで、この発明では上述のような
Ｉ″Ｌの性能をさらに向上させることを目的としてなさ
れたものである。
以下図面によつてまず従来例について説明し、次いでこ
の発明の実施例について説明する。第１図は従来の半導
体装置を示す断面図で、マルチ・コレクタタイプのＩ２
Ｌの一例である。
の発明の実施例について説明する。第１図は従来の半導
体装置を示す断面図で、マルチ・コレクタタイプのＩ２
Ｌの一例である。
Ｉ２Ｌの動作においては、ｐ形領域４が電流供給源（イ
ンジェクタと呼ばれる）となり、ｎ゛基板１は接地され
、ｐ形領域２が入力部、ｎ形領域部３１、３２、３３が
出力部となる。第１図において、ｐ形領域４、ｎ”基板
１、Ｐ形領域２をＩ″Ｌにおけるｐ叩トランジスタ（以
下ｐｎｐＴｒという）部とし、ｎ゛基板１、Ｐ形領域２
、ｎ形領域３１、３２、３３を叩ｎトランジスタ（以下
叩ｎＴｒという）部と考えることにする。Ｉ２Ｌの叩ｎ
Ｔｒ部において、ｎｆ基板１をエミッタ領域、ｐ形領域
２をベース領域、ｎ形領域３１、３２、３３をコレクタ
領域とする。
ンジェクタと呼ばれる）となり、ｎ゛基板１は接地され
、ｐ形領域２が入力部、ｎ形領域部３１、３２、３３が
出力部となる。第１図において、ｐ形領域４、ｎ”基板
１、Ｐ形領域２をＩ″Ｌにおけるｐ叩トランジスタ（以
下ｐｎｐＴｒという）部とし、ｎ゛基板１、Ｐ形領域２
、ｎ形領域３１、３２、３３を叩ｎトランジスタ（以下
叩ｎＴｒという）部と考えることにする。Ｉ２Ｌの叩ｎ
Ｔｒ部において、ｎｆ基板１をエミッタ領域、ｐ形領域
２をベース領域、ｎ形領域３１、３２、３３をコレクタ
領域とする。
エミッタ接地動作は、Ｉ’Ｌの動作時とバイアス関係が
同じであるから叩ｎＴｒ部のエミッタ接地特性は、Ｉ″
Ｌの出力特性を近景することになる。第２図は叩ｎＴｒ
部のエミッタ接地電流増幅率（以下βｕと略す）とコレ
クタ電流の関係を、各コレクタ領域３１、３２、３３に
ついてそれぞれＣｓ、、Ｃ３２、Ｃ。
同じであるから叩ｎＴｒ部のエミッタ接地特性は、Ｉ″
Ｌの出力特性を近景することになる。第２図は叩ｎＴｒ
部のエミッタ接地電流増幅率（以下βｕと略す）とコレ
クタ電流の関係を、各コレクタ領域３１、３２、３３に
ついてそれぞれＣｓ、、Ｃ３２、Ｃ。
。として示したグラフである。ｎｐｎＴｒ部のコレクタ
電流に対するβｕの関係は、マルチ・コレクタを有する
場合、ベース電極から遠い所に位置するコレクタほど高
電流領域でのβｕの低下が著しい。これは、ベース電極
とコレクタ領域３１、３２、３３が離れるに従つて、実
効的ベース抵抗が上昇し、それがベース領域２内での再
結合電流を増加させ、βｕを低下させ、さらにトランジ
スタの高速動作を阻害する。
電流に対するβｕの関係は、マルチ・コレクタを有する
場合、ベース電極から遠い所に位置するコレクタほど高
電流領域でのβｕの低下が著しい。これは、ベース電極
とコレクタ領域３１、３２、３３が離れるに従つて、実
効的ベース抵抗が上昇し、それがベース領域２内での再
結合電流を増加させ、βｕを低下させ、さらにトランジ
スタの高速動作を阻害する。
このように従来のＩ２Ｌにおいては、特にマルチ・コレ
クタを有する構造の場合、ベース電極からのコレクタ領
域３１，３２，３３の距離によつて出力特性が大幅に変
化するとともに、そのための出力数にも制限が加えられ
てくる。
クタを有する構造の場合、ベース電極からのコレクタ領
域３１，３２，３３の距離によつて出力特性が大幅に変
化するとともに、そのための出力数にも制限が加えられ
てくる。
またベース電極の位置を変えて多出力構造にすれば、回
路設計上制限が加えられることになる。特にマルチ・コ
レクタ構造では、それぞれのコレタタ領域３１，３２，
３３によつて出力特性が違つており、従つて出力数も多
く取ることが困難で゛あつた。この発明は、上述の点に
鑑みなされたもので、マルチ・コレクタ構造を有するＩ
２Ｌにおいて、各コレクタ領域の出力特性の違いが、実
効的ベース抵抗によるものであることから、各コレクタ
領域に対する実効的ベース抵抗領域を各コレクタ領域に
対して同一にする構造を提供することによつて、Ｉ２Ｌ
の各コレクタの出力特性の均一化と、高速化等の特性向
上、さらに、出力数の増加をはかつたものである。以下
この発明の実施例について説明する。第３図はこの発明
の一実施例を示すもので、１２Ｌ（７）ＮＰｎＴｒ部の
ベース領域２内へ、高不純物濃度のｐ＋形領域５を設け
たものである。
路設計上制限が加えられることになる。特にマルチ・コ
レクタ構造では、それぞれのコレタタ領域３１，３２，
３３によつて出力特性が違つており、従つて出力数も多
く取ることが困難で゛あつた。この発明は、上述の点に
鑑みなされたもので、マルチ・コレクタ構造を有するＩ
２Ｌにおいて、各コレクタ領域の出力特性の違いが、実
効的ベース抵抗によるものであることから、各コレクタ
領域に対する実効的ベース抵抗領域を各コレクタ領域に
対して同一にする構造を提供することによつて、Ｉ２Ｌ
の各コレクタの出力特性の均一化と、高速化等の特性向
上、さらに、出力数の増加をはかつたものである。以下
この発明の実施例について説明する。第３図はこの発明
の一実施例を示すもので、１２Ｌ（７）ＮＰｎＴｒ部の
ベース領域２内へ、高不純物濃度のｐ＋形領域５を設け
たものである。
このｐ＋形領域５は、コレクタ領域３１，３，２，３３
のいずれかに近接していればよいが、必要によりコレク
タ領域３１，３２，３３の周囲をすべて囲むことも有効
である。
のいずれかに近接していればよいが、必要によりコレク
タ領域３１，３２，３３の周囲をすべて囲むことも有効
である。
またこのｐ＋形領域５は不純物濃度が高くそのため抵抗
率が非常に低く、従つてこのｐ＋形領域５を電流が通過
して．も、抵抗による電圧降下をほとんど無視できる。
そのため、マルチ・コレクタ構造の場合、コレクタ領域
３１，３２，３３とベース電極の距離に関係なく、同じ
実効的ベース抵抗および再結合電流を有することになり
、Ｉ２Ｌ（１７）ＮｐｎＴｒ部のβ。は同一の特性をも
つ。またこの発明によれば、コレクタ領域３１，３２，
３３直下のベース領域２の不純物濃度は、実効的ベース
抵抗および再結合電流低減のためｐ＋形領域５の濃度と
は別個に形成されるものであるから、ＮｐｎＴｒ部の他
の特性に悪影響・をおよぼすことなく、有効にベース抵
抗および再結合電流のみを低減させ得る。第４図はこの
発明の他の実施例を示すもので、１２Ｌ（７）ＮＰｎＴ
ｒ部がース領域２内部に、理込み形にｐ＋形領域６を設
けたものである。
率が非常に低く、従つてこのｐ＋形領域５を電流が通過
して．も、抵抗による電圧降下をほとんど無視できる。
そのため、マルチ・コレクタ構造の場合、コレクタ領域
３１，３２，３３とベース電極の距離に関係なく、同じ
実効的ベース抵抗および再結合電流を有することになり
、Ｉ２Ｌ（１７）ＮｐｎＴｒ部のβ。は同一の特性をも
つ。またこの発明によれば、コレクタ領域３１，３２，
３３直下のベース領域２の不純物濃度は、実効的ベース
抵抗および再結合電流低減のためｐ＋形領域５の濃度と
は別個に形成されるものであるから、ＮｐｎＴｒ部の他
の特性に悪影響・をおよぼすことなく、有効にベース抵
抗および再結合電流のみを低減させ得る。第４図はこの
発明の他の実施例を示すもので、１２Ｌ（７）ＮＰｎＴ
ｒ部がース領域２内部に、理込み形にｐ＋形領域６を設
けたものである。
この実施例の場合、埋込み形のゲ領域６の形成には、高
加速エネルギーによるｐ形不純物のイオン注入法等が考
えられる。またゲ形領域６の高濃度化にやや難点がある
場合は、コレクタ領域３１，３２，３３の全周囲を取り
囲むように埋込み形のｐ＋形領域６を設け、それによつ
て実効的ベース抵抗および再結合電流を低下させるよう
にしてもよい。これらの実施例にみられるＩ２Ｌ（７）
ＮＰｎＴｒ部のベース領域２内に設けられたｐ＋形領域
６の不純物濃度は、ベース領域２の不純物濃度の数倍〜
数１００倍程度であり、Ｉ２Ｌの形状、希望する特性等
によつて、最適値が決定される。以上説明したようにこ
の発明は、Ｉ２Ｌ（７）ＮＰｎＴｒ部のベース領域内に
不純物濃度の高いｐ＋形領域を形成することによつて、
実効的ベース抵抗および再結合電流を減少させ、マルチ
・コレクタ構造のコレクタ領域相互間の特性差を少なく
すると共にコレクタ数を増加させることも可能になる。
加速エネルギーによるｐ形不純物のイオン注入法等が考
えられる。またゲ形領域６の高濃度化にやや難点がある
場合は、コレクタ領域３１，３２，３３の全周囲を取り
囲むように埋込み形のｐ＋形領域６を設け、それによつ
て実効的ベース抵抗および再結合電流を低下させるよう
にしてもよい。これらの実施例にみられるＩ２Ｌ（７）
ＮＰｎＴｒ部のベース領域２内に設けられたｐ＋形領域
６の不純物濃度は、ベース領域２の不純物濃度の数倍〜
数１００倍程度であり、Ｉ２Ｌの形状、希望する特性等
によつて、最適値が決定される。以上説明したようにこ
の発明は、Ｉ２Ｌ（７）ＮＰｎＴｒ部のベース領域内に
不純物濃度の高いｐ＋形領域を形成することによつて、
実効的ベース抵抗および再結合電流を減少させ、マルチ
・コレクタ構造のコレクタ領域相互間の特性差を少なく
すると共にコレクタ数を増加させることも可能になる。
かようにこの発明によれば、バイポーラ型電流注入ロジ
ツクの特性の向上と出力数の増加が可能となり、バイポ
ーラ型電流注入ロジツクの特徴である高密度化、低電力
化に対してさらに大幅な発展が期待されるものである。
ツクの特性の向上と出力数の増加が可能となり、バイポ
ーラ型電流注入ロジツクの特徴である高密度化、低電力
化に対してさらに大幅な発展が期待されるものである。
第１図は従来のＩ２Ｌにおけるマルチ・コレクタ構造の
断面図、第２図は第］図に示したＩ２ＬのＮｐｎＴｒ部
のエミツタ接地電流増幅率と、コレクタ電流との関係を
示す図、第３図はこの発明の一実施例を示す断面図、第
４図はこの発明の他の実施例を示す断面図である。 図中、１はｎ＋基板、２はベース領域、３１，３２，３
３はコレクタ領域、４はｐ形領域、５，６はｐ＋形領域
である。
断面図、第２図は第］図に示したＩ２ＬのＮｐｎＴｒ部
のエミツタ接地電流増幅率と、コレクタ電流との関係を
示す図、第３図はこの発明の一実施例を示す断面図、第
４図はこの発明の他の実施例を示す断面図である。 図中、１はｎ＋基板、２はベース領域、３１，３２，３
３はコレクタ領域、４はｐ形領域、５，６はｐ＋形領域
である。
Claims (1)
- １ ｐｎｐトランジスタとｎｐｎトランジスタの複合構
造から成り、前記ｐｎｐトランジスタのベース領域及び
コレクタ領域をそれぞれ前記ｎｐｎトランジスタのエミ
ッタ領域及びベース領域と共有したバイポーラ型電流注
入ロジックの半導体装置において、前記ｎｐｎトランジ
スタのベース領域の不純物濃度よりも高い領域を前記ｎ
ｐｎトランジスタのベース領域の内側に設けたことを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51133484A JPS5952546B2 (ja) | 1976-11-06 | 1976-11-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51133484A JPS5952546B2 (ja) | 1976-11-06 | 1976-11-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5357980A JPS5357980A (en) | 1978-05-25 |
| JPS5952546B2 true JPS5952546B2 (ja) | 1984-12-20 |
Family
ID=15105840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51133484A Expired JPS5952546B2 (ja) | 1976-11-06 | 1976-11-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5952546B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55163913A (en) * | 1979-06-08 | 1980-12-20 | Sony Corp | Flip-flop circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4199775A (en) * | 1974-09-03 | 1980-04-22 | Bell Telephone Laboratories, Incorporated | Integrated circuit and method for fabrication thereof |
| JPS587066B2 (ja) * | 1974-12-23 | 1983-02-08 | 株式会社東芝 | 半導体装置 |
-
1976
- 1976-11-06 JP JP51133484A patent/JPS5952546B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5357980A (en) | 1978-05-25 |
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