JPS6130752B2 - - Google Patents
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- Publication number
- JPS6130752B2 JPS6130752B2 JP53106368A JP10636878A JPS6130752B2 JP S6130752 B2 JPS6130752 B2 JP S6130752B2 JP 53106368 A JP53106368 A JP 53106368A JP 10636878 A JP10636878 A JP 10636878A JP S6130752 B2 JPS6130752 B2 JP S6130752B2
- Authority
- JP
- Japan
- Prior art keywords
- type region
- iil
- type
- transistor
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
- H10D84/658—Integrated injection logic integrated in combination with analog structures
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
この発明は半導体装置に関し、特にIIL
（Integrated Injection Logic）と称せられる注入
形論理素子を構成する半導体装置の改良に関する
ものである。
（Integrated Injection Logic）と称せられる注入
形論理素子を構成する半導体装置の改良に関する
ものである。
最近、IILによるバイポーラLSIの製品が次々
に発表されている。IILは高密度、低消費電力な
どの優れた特徴を有しており、今後更に発展が期
待される注入形論理素子である。
に発表されている。IILは高密度、低消費電力な
どの優れた特徴を有しており、今後更に発展が期
待される注入形論理素子である。
第１図ね通常のIILの基本インバータ構造を示
す断面図である。
す断面図である。
図において、１はn+形基板、２はこのn+形基
板１の一主面上にエピタキシヤル成長されたｎ形
半導体層、３はこのｎ形半導体層２内に選択的に
形成された第１のＰ形領域、４はこの第１のＰ形
領域３から所定間隔を置いて上記ｎ形半導体層２
内に選択的に形成された第２のＰ形領域、５およ
び６は互いに離間して上記第２のＰ形領域４内に
選択的に形成された第１のn+形領域および第２
のn+形領域、７は電源端子、８は入力端子、９
は第１の出力端子、１０は第２の出力端子であ
り、ｎ形半導体層２をエミツタ、第２のＰ形領域
４をベース、第１および第２のn+形領域５，６
をコレクタとしてエミツタ接地で動作する逆方向
の縦形npnトランジスタ１１と、第１のＰ形領域
３をエミツタ、ｎ形半導体層２をベース、第２の
Ｐ形領域４をコレクタとしてベース接地で動作
し、npnトランジスタ１１にそのベース電流を定
電流で供給するための横形pnpトランジスタ１２
とが構成されている。
板１の一主面上にエピタキシヤル成長されたｎ形
半導体層、３はこのｎ形半導体層２内に選択的に
形成された第１のＰ形領域、４はこの第１のＰ形
領域３から所定間隔を置いて上記ｎ形半導体層２
内に選択的に形成された第２のＰ形領域、５およ
び６は互いに離間して上記第２のＰ形領域４内に
選択的に形成された第１のn+形領域および第２
のn+形領域、７は電源端子、８は入力端子、９
は第１の出力端子、１０は第２の出力端子であ
り、ｎ形半導体層２をエミツタ、第２のＰ形領域
４をベース、第１および第２のn+形領域５，６
をコレクタとしてエミツタ接地で動作する逆方向
の縦形npnトランジスタ１１と、第１のＰ形領域
３をエミツタ、ｎ形半導体層２をベース、第２の
Ｐ形領域４をコレクタとしてベース接地で動作
し、npnトランジスタ１１にそのベース電流を定
電流で供給するための横形pnpトランジスタ１２
とが構成されている。
図に示すように、npnトランジスタ１１のベー
スおよびエミツタは、それぞれpnpトランジスタ
１２のコレクタおよびベースと同一の領域を共有
するように構成されており、構造的に複合化、簡
略化されている。
スおよびエミツタは、それぞれpnpトランジスタ
１２のコレクタおよびベースと同一の領域を共有
するように構成されており、構造的に複合化、簡
略化されている。
なおpnpトランジスタ１２のエミツタ３は、別
名インジエクタと呼ばれる。これは、前述の如く
pnpトランジスタ１２がnpnトランジスタ１１の
ベース電流の定電流源の役割をしているからであ
る。
名インジエクタと呼ばれる。これは、前述の如く
pnpトランジスタ１２がnpnトランジスタ１１の
ベース電流の定電流源の役割をしているからであ
る。
このような構成のIILと従来のバイポーラICと
の基本的な相違点は次の通りである。
の基本的な相違点は次の通りである。
(イ) 素子間を分離する必要がない。
(ロ) npnトランジスタ１１のエミツタとコレクタ
が従来のICと比べて逆になつている。
が従来のICと比べて逆になつている。
(ハ) エミツタがn+形基板１で共通になつてい
る。
る。
(ニ) pnpトランジスタ１２が電流供給源になつて
いるので、抵抗が不要である。
いるので、抵抗が不要である。
(ホ) IILと従来のバイポーラICを同一基板上に組
込むことができる。
込むことができる。
第１図の構成のIILの等価回路を第２図に示
す。IILで構成されたシステムが安定に動作する
ためには、この基本回路の動作条件であるnpnト
ランジスタ１１の出力電流吸収能力が、次段に接
続されるIILを十分カツトオフの状態にもちこめ
るだけの電流を吸収しうることである。これは、
インジエクタ３から見た場合の複合電流増幅率α
H・βｕ（pnpトランジスタ１２の注入率αHと
npnトランジスタ１１の電流増幅率βｕの積）が
最小２以上必要であり、この値が大きいほど安定
に動作することになり、次段に同様の基本回路が
多数接続できるようになる。
す。IILで構成されたシステムが安定に動作する
ためには、この基本回路の動作条件であるnpnト
ランジスタ１１の出力電流吸収能力が、次段に接
続されるIILを十分カツトオフの状態にもちこめ
るだけの電流を吸収しうることである。これは、
インジエクタ３から見た場合の複合電流増幅率α
H・βｕ（pnpトランジスタ１２の注入率αHと
npnトランジスタ１１の電流増幅率βｕの積）が
最小２以上必要であり、この値が大きいほど安定
に動作することになり、次段に同様の基本回路が
多数接続できるようになる。
しかし、従来のIILは、逆方向縦形npnトラン
ジスタ１１のエミツタ２の不純物濃度が1014cm-3
程度と低いため注入効率が悪く、かつベース４の
不純物濃度勾配がコレクタ５，６側に高くなつて
いるため、ベース４内部に逆電界が生じ、逆ドリ
フト作用でキヤリアの走行時間が長くなつて、逆
方向縦形npnトランジスタ１１の電流増幅率βｕ
が著しく低下する欠点を有していた。次に、IIL
をシステムに組込む場合に問題となるのはその動
作周波数であるが、低電流動作領域では、接合に
形成される空乏層容量に蓄積される電荷の充放電
時間で規定されるので、インジエクタ３からの注
入電流に比例して動作スピードは上る。しかし、
ある電流以上になると、従来のIILでは、逆方向
縦形npnトランジスタ１１のβｕが低いため、
IILは低い固有の動作周波数に達する欠点を有し
ていた。
ジスタ１１のエミツタ２の不純物濃度が1014cm-3
程度と低いため注入効率が悪く、かつベース４の
不純物濃度勾配がコレクタ５，６側に高くなつて
いるため、ベース４内部に逆電界が生じ、逆ドリ
フト作用でキヤリアの走行時間が長くなつて、逆
方向縦形npnトランジスタ１１の電流増幅率βｕ
が著しく低下する欠点を有していた。次に、IIL
をシステムに組込む場合に問題となるのはその動
作周波数であるが、低電流動作領域では、接合に
形成される空乏層容量に蓄積される電荷の充放電
時間で規定されるので、インジエクタ３からの注
入電流に比例して動作スピードは上る。しかし、
ある電流以上になると、従来のIILでは、逆方向
縦形npnトランジスタ１１のβｕが低いため、
IILは低い固有の動作周波数に達する欠点を有し
ていた。
この発明は上記のような従来のIILの欠点を除
去するためになされたもので、逆方向縦形トラン
ジスタの電流増幅率βｕをあげるため、ドライバ
用として働く横形トランジスタを付加してダーリ
ントン接続し、この横形トランジスタの電流増幅
率βｄと、縦形トランジスタの電流増幅率βｕの
積βｄ・βｕを用いて、IILの複合電流増幅率α
H・βｄ・βｕを大幅に大きくして、従来よりも
低消費電力でかつ高速度なIILを提供することを
目的としている。
去するためになされたもので、逆方向縦形トラン
ジスタの電流増幅率βｕをあげるため、ドライバ
用として働く横形トランジスタを付加してダーリ
ントン接続し、この横形トランジスタの電流増幅
率βｄと、縦形トランジスタの電流増幅率βｕの
積βｄ・βｕを用いて、IILの複合電流増幅率α
H・βｄ・βｕを大幅に大きくして、従来よりも
低消費電力でかつ高速度なIILを提供することを
目的としている。
以下、図面を参照してこの発明によるIILの一
実施例をその製造方法とともに説明する。
実施例をその製造方法とともに説明する。
先ず、第３図に示すように、不純物濃度が約５
×1018cm-3である結晶軸方向〈111〉のn+形基板
１上に、ｎ形半導体層２をエピタキシヤル成長さ
せる。このｎ形半導体層２の不純物濃度は3.5×
1014cm-3であり、厚さは27.2μであつた。
×1018cm-3である結晶軸方向〈111〉のn+形基板
１上に、ｎ形半導体層２をエピタキシヤル成長さ
せる。このｎ形半導体層２の不純物濃度は3.5×
1014cm-3であり、厚さは27.2μであつた。
次に４図に示すように、同時の選択拡散によつ
て、ｎ形半導体層２内に硼素を不純物表面濃度
1018cm-3程度で導入し、互いに離間する第１、第
２および第３のＰ形領域３、４よび１３を形成す
る。
て、ｎ形半導体層２内に硼素を不純物表面濃度
1018cm-3程度で導入し、互いに離間する第１、第
２および第３のＰ形領域３、４よび１３を形成す
る。
次に第５図に示すように、同時の選択拡散によ
つて、第２および第３のＰ形領域４および１３内
に燐を不純物表面濃度1021cm-3程度で導入し、そ
れぞれ第１および第２のn+形領域５，６並びに
第３および第４のn+形領域１４，１５を形成す
る。
つて、第２および第３のＰ形領域４および１３内
に燐を不純物表面濃度1021cm-3程度で導入し、そ
れぞれ第１および第２のn+形領域５，６並びに
第３および第４のn+形領域１４，１５を形成す
る。
このようにして、ｎ形半導体層２をエミツタ、
第２のＰ形領域４をベース、第１および第２の
n+形領域をコレクタとする逆方向の縦形npnトラ
ンジスタ１１と、第１のＰ形領域３をエミツタ、
ｎ形半導体層２をベース、第３のＰ形領域１３を
コレクタとする横形pnpトランジスタ１２と、第
３のn+形領域１４をコレクタ、第３のＰ形領域
１３をベース、第４のn+形領域１５をエミツタ
とする横形nPnトランジスタ１６とが構成され
る。
第２のＰ形領域４をベース、第１および第２の
n+形領域をコレクタとする逆方向の縦形npnトラ
ンジスタ１１と、第１のＰ形領域３をエミツタ、
ｎ形半導体層２をベース、第３のＰ形領域１３を
コレクタとする横形pnpトランジスタ１２と、第
３のn+形領域１４をコレクタ、第３のＰ形領域
１３をベース、第４のn+形領域１５をエミツタ
とする横形nPnトランジスタ１６とが構成され
る。
次に第６図に示すように、第１、第２および第
３のＰ形領域３，４，１３並びに第１、第２、第
３および第４のn+形領域５，６，１４，１５に
例えばアルミニウム電極を設け、第１のＰ形領域
３および第３のＰ形領域１３に設けられた電極を
それぞれ電源端子７および入力端子８とすると共
に、第１のn+形領域５と第３のn+形領域１４に
設けられた電極を共通接続して第１の出力端子９
とし、また第２のn+形領域６と第３のn+形領域
１４に設けられた電極を共通接続して第２の出力
端子１０とし、更に第２のＰ形領域４と第４の
n+形領域１５に設けられた電極を共通接続す
る。
３のＰ形領域３，４，１３並びに第１、第２、第
３および第４のn+形領域５，６，１４，１５に
例えばアルミニウム電極を設け、第１のＰ形領域
３および第３のＰ形領域１３に設けられた電極を
それぞれ電源端子７および入力端子８とすると共
に、第１のn+形領域５と第３のn+形領域１４に
設けられた電極を共通接続して第１の出力端子９
とし、また第２のn+形領域６と第３のn+形領域
１４に設けられた電極を共通接続して第２の出力
端子１０とし、更に第２のＰ形領域４と第４の
n+形領域１５に設けられた電極を共通接続す
る。
このような接続によつて、横形npnトランジス
タ１６をドライバ段、縦形npnトランジスタ１１
を出力段としたダーリントン接続が達成され、上
記第６図のIILの等価回路は第７図のようにな
る。
タ１６をドライバ段、縦形npnトランジスタ１１
を出力段としたダーリントン接続が達成され、上
記第６図のIILの等価回路は第７図のようにな
る。
このような構成のIILによれば、横形npnトラ
ンジスタ１６の電流増幅率をβｄ（＞＞１）とす
れば、第１図に示す従来のIILにおける縦形npn
トランジスタ１１だけの電流増幅率βｕよりもβ
ｄ倍された１桁以上も高い電流増幅率βｄ・βｕ
が、余分な製造工程をを追加することなく容易に
得られるので、IILの著しい低消費電力化および
高速化が図れる。
ンジスタ１６の電流増幅率をβｄ（＞＞１）とす
れば、第１図に示す従来のIILにおける縦形npn
トランジスタ１１だけの電流増幅率βｕよりもβ
ｄ倍された１桁以上も高い電流増幅率βｄ・βｕ
が、余分な製造工程をを追加することなく容易に
得られるので、IILの著しい低消費電力化および
高速化が図れる。
なお、上記実施例では、横形pnpトランジスタ
をインジエクタ、横形npnトランジスタをドライ
バ段、逆方向の縦形npnトランジスタを出力段と
したIILについて説明したが、横形npnトランジ
スタをインジエクタ、横形pnpトランジスタをド
ライバ段、逆方向のpnpトランジスタを出力段と
したIILであつてもよく、上記実施例と同様の効
果を奏する。
をインジエクタ、横形npnトランジスタをドライ
バ段、逆方向の縦形npnトランジスタを出力段と
したIILについて説明したが、横形npnトランジ
スタをインジエクタ、横形pnpトランジスタをド
ライバ段、逆方向のpnpトランジスタを出力段と
したIILであつてもよく、上記実施例と同様の効
果を奏する。
以上述べたようにこの発明によれば、逆方向縦
形トランジスタのβｕを大きく改善することがで
きるので、極めて低消費電力で高速度のIILを実
現することができる。
形トランジスタのβｕを大きく改善することがで
きるので、極めて低消費電力で高速度のIILを実
現することができる。
第１図は従来のIILの基本インバータ構造を示
す断面図、第２図はその等価回路図、第３図乃至
第６図はこの発明の一実施例をその製造方法と共
に示す主要工程における断面図、第７図はこの発
明の一実施例の等価回路図である。 図において、１はn+形基板、２はｎ形半導体
層、３は第１のＰ形領域、４は第２のＰ形領域、
５は第１のn+形領域、６は第２のn+形領域、１
１は逆方向の縦形npnトランジスタ、１２は横形
pnpトランジスタ、１３は第３のＰ形領域、１４
は第３のn+形領域、１５は第４のn+形領域、１
６は横形npnトランジスタである。なお、図中同
一符号は同一または相当部分を示す。
す断面図、第２図はその等価回路図、第３図乃至
第６図はこの発明の一実施例をその製造方法と共
に示す主要工程における断面図、第７図はこの発
明の一実施例の等価回路図である。 図において、１はn+形基板、２はｎ形半導体
層、３は第１のＰ形領域、４は第２のＰ形領域、
５は第１のn+形領域、６は第２のn+形領域、１
１は逆方向の縦形npnトランジスタ、１２は横形
pnpトランジスタ、１３は第３のＰ形領域、１４
は第３のn+形領域、１５は第４のn+形領域、１
６は横形npnトランジスタである。なお、図中同
一符号は同一または相当部分を示す。
Claims (1)
- １ 第１導電形の半導体層の表面に相互に分離し
て形成された第１、第２および第３の第２導電形
領域と、第２の第２導電形領域の表面に相互に分
離して形成された第１および第２の第１導電形領
域と、第３の第２導電形領域の表面に相互に分離
して形成された第３および第４の第１導電形領域
とを備え、第１の第２導電形領域をエミツタ、半
導体層をベース、第２の第２導電形領域をコレク
タとして横形の第１トランジスタを形成し、第１
および第２の第１導電形領域をエミツタおよびコ
レクタ、第２の第２導電形領域をベースとして横
形の第２トランジスタを形成し、半導体層をエミ
ツタ、第３の第２導電形領域をベース、第３およ
び第４の第１導電形領域をコレクタとして縦形の
第３トランジスタを形成するとともに、第２トラ
ンジスタと第３トランジスタとをダーリントン接
続してなる半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10636878A JPS5533072A (en) | 1978-08-30 | 1978-08-30 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10636878A JPS5533072A (en) | 1978-08-30 | 1978-08-30 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5533072A JPS5533072A (en) | 1980-03-08 |
| JPS6130752B2 true JPS6130752B2 (ja) | 1986-07-15 |
Family
ID=14431772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10636878A Granted JPS5533072A (en) | 1978-08-30 | 1978-08-30 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5533072A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4984024A (en) * | 1988-05-11 | 1991-01-08 | Ricoh Company, Ltd. | Image transfer unit for image recording apparatus |
-
1978
- 1978-08-30 JP JP10636878A patent/JPS5533072A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5533072A (en) | 1980-03-08 |
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