JPS595356A - 汎用レジスタ制御方式 - Google Patents
汎用レジスタ制御方式Info
- Publication number
- JPS595356A JPS595356A JP57114434A JP11443482A JPS595356A JP S595356 A JPS595356 A JP S595356A JP 57114434 A JP57114434 A JP 57114434A JP 11443482 A JP11443482 A JP 11443482A JP S595356 A JPS595356 A JP S595356A
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- JP
- Japan
- Prior art keywords
- data
- general
- error
- grb
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、同一データが格納される２つの汎用レジスタ
と演算回路を有し、該２つの汎用レジスタから読出され
たデータを上記演算回路に入力せしめて演算を行わせる
汎用レジスタ制御方式に関する＠ 〔従来技術と問題点〕 汎用レジスタは、一般に１つしか設けられていない。１
つの汎用レジスタを使ってＲＲ（Ｒｅｇｉｓｔｅｒｔｏ
ｌｅｇｌｓｔｅｒ）系命令処理を行う場合には、一旦
汎用レジスタの成るアドレスからデータを読出してその
読出したデータを例えばＡワーク・レジスタにセットし
、続いて次のサイクルでは同じ汎用レジスタの他のアド
レスからデータを読出してその読出したデータを例えば
Ｂワーク・レジスタにセットして演算回路によって演算
を行い、演算を行った結果得られたデータを再び汎用レ
ジスタの所定のアドレスに格納するという処理を行って
いる。
と演算回路を有し、該２つの汎用レジスタから読出され
たデータを上記演算回路に入力せしめて演算を行わせる
汎用レジスタ制御方式に関する＠ 〔従来技術と問題点〕 汎用レジスタは、一般に１つしか設けられていない。１
つの汎用レジスタを使ってＲＲ（Ｒｅｇｉｓｔｅｒｔｏ
ｌｅｇｌｓｔｅｒ）系命令処理を行う場合には、一旦
汎用レジスタの成るアドレスからデータを読出してその
読出したデータを例えばＡワーク・レジスタにセットし
、続いて次のサイクルでは同じ汎用レジスタの他のアド
レスからデータを読出してその読出したデータを例えば
Ｂワーク・レジスタにセットして演算回路によって演算
を行い、演算を行った結果得られたデータを再び汎用レ
ジスタの所定のアドレスに格納するという処理を行って
いる。
したがって、ＲＲ系命令では処理時間がかかるという問
題がある。
題がある。
本発明は、上記の問題を解決するものであって、ＲＲ系
命令実行時の処理速度を高速化するとともに、データ誤
りがあった場合にもハード・ストップすることなく処理
の実行が可能な信頼性の高い汎用レジスタ制御方式を提
供することを目的とするものである。
命令実行時の処理速度を高速化するとともに、データ誤
りがあった場合にもハード・ストップすることなく処理
の実行が可能な信頼性の高い汎用レジスタ制御方式を提
供することを目的とするものである。
そのために本発明の汎用レジスタ制御方式は、同一デー
タが格納される２つの汎用レジスタと核２つの汎用レジ
スタを制御する制御回路と演算回路を有し、上記制御回
路の制御によって上記２つの汎用レジスタからデータを
読出し、該読出されたデータを上記演算回路に入力せし
めて演算を行わせるようになった汎用レジスタ制御方式
に於て、上記２つの汎用レジスタから読出されたデータ
のデータ誤シを検出するエラー検出回路と上記２つの汎
用レジスタから読出されたデータの選択を行う選択回路
を設けるとともに１上記工ラー検出回路は、上記２つの
汎用レジスタから読出、されたデータのいずれか一方ｅ
〔データ誤りが検出したことを条件に、該データ誤シが
検出されたデータと同一のデータを他方の汎用レジスタ
から再度読出すように上記制御回路を制御し、上記他方
の汎用レジスタから読出されたデータを上記演算回路に
入力させるように上記選択回路を制御するようになシ、
且つ上記エラー検出回路によシ上記制御回路及び上記選
択回路を制御して演算を実行するサイクルが付加される
ようになったことを特徴とするものである。
タが格納される２つの汎用レジスタと核２つの汎用レジ
スタを制御する制御回路と演算回路を有し、上記制御回
路の制御によって上記２つの汎用レジスタからデータを
読出し、該読出されたデータを上記演算回路に入力せし
めて演算を行わせるようになった汎用レジスタ制御方式
に於て、上記２つの汎用レジスタから読出されたデータ
のデータ誤シを検出するエラー検出回路と上記２つの汎
用レジスタから読出されたデータの選択を行う選択回路
を設けるとともに１上記工ラー検出回路は、上記２つの
汎用レジスタから読出、されたデータのいずれか一方ｅ
〔データ誤りが検出したことを条件に、該データ誤シが
検出されたデータと同一のデータを他方の汎用レジスタ
から再度読出すように上記制御回路を制御し、上記他方
の汎用レジスタから読出されたデータを上記演算回路に
入力させるように上記選択回路を制御するようになシ、
且つ上記エラー検出回路によシ上記制御回路及び上記選
択回路を制御して演算を実行するサイクルが付加される
ようになったことを特徴とするものである。
以下、本発明の実施例を図面を参照しつつ説明する。
第１図は本発明の１実施例を示すブロック図、第２図は
本発明の汎用レジスタ制御方式が適用された場合の命令
実行時の処理サイクルを示す図である。第１図において
、ＡＬＵは演算回路、ＧＲＡとＧＲＢは汎用レジスタ、
ＧＲＣは汎用レジスタ制御回路、ＥＤはエラー検出回路
、ＭＰＡ、ｆｆ１ＰＢは選択回路、ＷＲＡとＷＲＢはワ
ーク・レジスタを示す。
本発明の汎用レジスタ制御方式が適用された場合の命令
実行時の処理サイクルを示す図である。第１図において
、ＡＬＵは演算回路、ＧＲＡとＧＲＢは汎用レジスタ、
ＧＲＣは汎用レジスタ制御回路、ＥＤはエラー検出回路
、ＭＰＡ、ｆｆ１ＰＢは選択回路、ＷＲＡとＷＲＢはワ
ーク・レジスタを示す。
第１図において、２面の汎用レジスタＧＲＡとＧＲＢは
、ＲＲ系命令処理の高速化のために設けられるものであ
シ、双方に同一のデータが格納される。汎用レジスタ制
御回路ＧＲＣは汎用レジスタＧＲＡとＧＲＢを制御する
ものである。エラー検出回路ＥＤは、汎用レジスタＧＲ
ＡからパスＧＲＢＵＳ−Ａに読出されたデータのデータ
誤シ、及び汎用レジスタＧＲＢからバスＧＲＢＵＳ−Ｂ
に読出されたデータのデータ誤シを検出するもので、例
えばパリティ・エラーの検出を行う。 選択回路ＭＰＡ
は、通常パスＧＲＢＵＳ−Ａからのデータを選択してワ
ーク拳しジスタＷＲＡＫセットするが、エラー検出回路
ＥＤからの選択信号５ＥＬ−ＧＲＢが送られてくると、
パスＧＲＢＵＳ−Ｂがらのデータを選択してワーク・レ
ジスタＷＲＡＫセットする。
、ＲＲ系命令処理の高速化のために設けられるものであ
シ、双方に同一のデータが格納される。汎用レジスタ制
御回路ＧＲＣは汎用レジスタＧＲＡとＧＲＢを制御する
ものである。エラー検出回路ＥＤは、汎用レジスタＧＲ
ＡからパスＧＲＢＵＳ−Ａに読出されたデータのデータ
誤シ、及び汎用レジスタＧＲＢからバスＧＲＢＵＳ−Ｂ
に読出されたデータのデータ誤シを検出するもので、例
えばパリティ・エラーの検出を行う。 選択回路ＭＰＡ
は、通常パスＧＲＢＵＳ−Ａからのデータを選択してワ
ーク拳しジスタＷＲＡＫセットするが、エラー検出回路
ＥＤからの選択信号５ＥＬ−ＧＲＢが送られてくると、
パスＧＲＢＵＳ−Ｂがらのデータを選択してワーク・レ
ジスタＷＲＡＫセットする。
これに対して選択回路ＭＰＢは、通常バスＧＲＢＵＳ−
Ｂ カラのデータを選択してワーク・レジスタＷＲＢＫ
セットするが、エラー検出回路ＥＤからの選択信号５Ｅ
Ｌ−ＧＲＡが送られてくると、バスＧＲＢＵＳ−Ａから
のデータを選択してワーク書レジスタＷＲＢにセットす
る。ワーク・レジスタＷＲＡ トＷＲＩ３にデータがセ
ットされると演算回路ＡＬＵＫよりて演算され、その演
算された出方が汎用レジスタＧＲＡとＧＲＨに格納され
る。いま例として汎用レジスタＧＲＡとＧＲＩ３のアド
レスＲ１とアドレスＲ，に：格納されたデータ・ン演算
処理し、演算処理した結果を再び汎用レジスタＧＲＡと
ＧＲＢのアドレスＲ，に格納する場合について第１図と
第２図によシ説明する。サイクル１において、汎用レジ
ス夕制御回路ＧＲＣの制御によって、汎用レジスタＧＲ
Ａからはアドレス＆のデータがパスＧＲＢＵＳ−人に読
出され、同時に汎用レジスタＧＲＢからはアドレス凡の
データがバスＧＲＢＵＳ−Ｂに読出される◎読出された
アドレスＲ８のデータとアドレス馬のデータとからエラ
ー検出回路ＥＤＫよってともにデータ誤りが検出されな
かった場合には、アドレスＲ８のデータは選択回路ＭＰ
Ａを通してワーク・レジスタＷＲＡにセットされ、アド
レス九のデータは選択回路ＭＰＢを通してワーク・レジ
スタＷＲＢＫセットされて演算回路ＡＬＵＫよりて演算
され、演算された結果が汎用レジスタＧＲＡとＧＲＢの
夫々のアドレスＲ８に格納される。このように汎用レジ
スタＧＲＡとＧＲＢから読出されたいずれのデータから
もデータ誤シが検出されない場合には、第２図■に示す
ように以上の処理がサイクル１で実行される。しかし、
汎用レジスタＧＲＡから読出されたアドレスＲ１のデー
タにデータ誤シが検出された場合には、第２図■に示す
ようにエラー検出回路ＥＤから汎用レジスタ制御回路Ｇ
ＲＣと選択回路ＭＰＡに対し選択信号５Ｅ−Ｌ−ＧＲＢ
が送られる。汎用レジスタ制御回路ＧＲＣは選択信号５
ＥＬ−ＧＲＢがエラー検出回路ＥＤから送られてくると
、サイクル２において、汎用レジスタＧＲＢから今度は
アドレスＲ，のデータを読出し、また選択回路ＭＰＡは
選択信号５ＥＬ−ＧＲＢがエラー検出回路から送られて
くると、パスＧＲＢＵＳ−Ｂに汎用レジスタＧＲＢから
読出されたアドレスＲ１のデータを選択し、該データを
ワークレジスタＷＲＡにセットする。そして演算回路Ａ
ＬＵＫよって演算され、演算された結果が汎用レジスタ
ＧＲＡとＧＲＢの夫々のアドレスＲ８に格納される。
Ｂ カラのデータを選択してワーク・レジスタＷＲＢＫ
セットするが、エラー検出回路ＥＤからの選択信号５Ｅ
Ｌ−ＧＲＡが送られてくると、バスＧＲＢＵＳ−Ａから
のデータを選択してワーク書レジスタＷＲＢにセットす
る。ワーク・レジスタＷＲＡ トＷＲＩ３にデータがセ
ットされると演算回路ＡＬＵＫよりて演算され、その演
算された出方が汎用レジスタＧＲＡとＧＲＨに格納され
る。いま例として汎用レジスタＧＲＡとＧＲＩ３のアド
レスＲ１とアドレスＲ，に：格納されたデータ・ン演算
処理し、演算処理した結果を再び汎用レジスタＧＲＡと
ＧＲＢのアドレスＲ，に格納する場合について第１図と
第２図によシ説明する。サイクル１において、汎用レジ
ス夕制御回路ＧＲＣの制御によって、汎用レジスタＧＲ
Ａからはアドレス＆のデータがパスＧＲＢＵＳ−人に読
出され、同時に汎用レジスタＧＲＢからはアドレス凡の
データがバスＧＲＢＵＳ−Ｂに読出される◎読出された
アドレスＲ８のデータとアドレス馬のデータとからエラ
ー検出回路ＥＤＫよってともにデータ誤りが検出されな
かった場合には、アドレスＲ８のデータは選択回路ＭＰ
Ａを通してワーク・レジスタＷＲＡにセットされ、アド
レス九のデータは選択回路ＭＰＢを通してワーク・レジ
スタＷＲＢＫセットされて演算回路ＡＬＵＫよりて演算
され、演算された結果が汎用レジスタＧＲＡとＧＲＢの
夫々のアドレスＲ８に格納される。このように汎用レジ
スタＧＲＡとＧＲＢから読出されたいずれのデータから
もデータ誤シが検出されない場合には、第２図■に示す
ように以上の処理がサイクル１で実行される。しかし、
汎用レジスタＧＲＡから読出されたアドレスＲ１のデー
タにデータ誤シが検出された場合には、第２図■に示す
ようにエラー検出回路ＥＤから汎用レジスタ制御回路Ｇ
ＲＣと選択回路ＭＰＡに対し選択信号５Ｅ−Ｌ−ＧＲＢ
が送られる。汎用レジスタ制御回路ＧＲＣは選択信号５
ＥＬ−ＧＲＢがエラー検出回路ＥＤから送られてくると
、サイクル２において、汎用レジスタＧＲＢから今度は
アドレスＲ，のデータを読出し、また選択回路ＭＰＡは
選択信号５ＥＬ−ＧＲＢがエラー検出回路から送られて
くると、パスＧＲＢＵＳ−Ｂに汎用レジスタＧＲＢから
読出されたアドレスＲ１のデータを選択し、該データを
ワークレジスタＷＲＡにセットする。そして演算回路Ａ
ＬＵＫよって演算され、演算された結果が汎用レジスタ
ＧＲＡとＧＲＢの夫々のアドレスＲ８に格納される。
また、汎用レジスタＧＲＢから読出されたアドレスＲ９
のデータにデータ誤りが検出された場合には、第２図■
に示すようにエラー検出回路ＥＤから汎用レジスタ制御
回路ＧＲＣと選択回路ＭＰＨに対し選択信号５ＥＬ−Ｇ
ＲＡが送られ、同様にして汎用レジスタＧＲＡからアド
レスＲ２のデータが読出されてワーク・レジスタＷＲＢ
Ｋセットされ、演算回路ＡＬＵによって演算され、演算
された結果が汎用レジスタＧＲＡとＧＲＢの夫々のアド
レス几に格納される。
のデータにデータ誤りが検出された場合には、第２図■
に示すようにエラー検出回路ＥＤから汎用レジスタ制御
回路ＧＲＣと選択回路ＭＰＨに対し選択信号５ＥＬ−Ｇ
ＲＡが送られ、同様にして汎用レジスタＧＲＡからアド
レスＲ２のデータが読出されてワーク・レジスタＷＲＢ
Ｋセットされ、演算回路ＡＬＵによって演算され、演算
された結果が汎用レジスタＧＲＡとＧＲＢの夫々のアド
レス几に格納される。
以上のように１通常は、サイクル１でも理が終了するが
、仮に、２つの汎用レジスタＧＲＡとＧＲＢから読出さ
れたデータのいずれか一方にデータ誤シ（パリティ・エ
ラー）が検出された場合でも、データｖ４＃）のなかり
九他方の汎用レジスタから誤シの発生したデータを再度
読出し、演算を実行するサイクル２を余分に設けること
Ｋよって、ハード嗜ストップすることなく処理が実行さ
れる。
、仮に、２つの汎用レジスタＧＲＡとＧＲＢから読出さ
れたデータのいずれか一方にデータ誤シ（パリティ・エ
ラー）が検出された場合でも、データｖ４＃）のなかり
九他方の汎用レジスタから誤シの発生したデータを再度
読出し、演算を実行するサイクル２を余分に設けること
Ｋよって、ハード嗜ストップすることなく処理が実行さ
れる。
以上の説明から明らかなように、本発明によれば、２つ
の汎用レジスタに対し、その読出しデータのデータ誤シ
な検出するためのエラー検出回路を設け、且つデータ誤
シが検出された場合に％演算の実行が可能なようにサイ
クルを余分に付加するので、データ誤りが生じてもハー
ド・ストップすること表〈モ理が実行でき、処理の高速
化と信頼性（ＲＡＳ）の向上をはかることができる。
の汎用レジスタに対し、その読出しデータのデータ誤シ
な検出するためのエラー検出回路を設け、且つデータ誤
シが検出された場合に％演算の実行が可能なようにサイ
クルを余分に付加するので、データ誤りが生じてもハー
ド・ストップすること表〈モ理が実行でき、処理の高速
化と信頼性（ＲＡＳ）の向上をはかることができる。
第１図は本発明の１実施例を示すプ四ツク図、第２図は
本発明の汎用レジスタ制御方式が適用された場合の命令
実行時の処理サイクルを示す図である。 ＡＬＵ・・・演算回路、ＧＲＡとＧＲＢ・・・汎用レジ
１’、ＧＲＣ・・・汎用レジスタ制御回路、ＥＤ・・・
エラー検出回路、ＭＰＡとＭＰＢ・・・選択回路、ＷＲ
ＡとＷＲＢ・・・ワーク・レジスタ。 特許出願人 富士通株式会社 出願人代理人 京 谷 四 部
本発明の汎用レジスタ制御方式が適用された場合の命令
実行時の処理サイクルを示す図である。 ＡＬＵ・・・演算回路、ＧＲＡとＧＲＢ・・・汎用レジ
１’、ＧＲＣ・・・汎用レジスタ制御回路、ＥＤ・・・
エラー検出回路、ＭＰＡとＭＰＢ・・・選択回路、ＷＲ
ＡとＷＲＢ・・・ワーク・レジスタ。 特許出願人 富士通株式会社 出願人代理人 京 谷 四 部
Claims (1)
- 同一データが格納される２つの汎用レジスタと＃２つの
汎用レジスタを制御する制御回路と演算回路を有し、上
記制御回路の制御によって上記２つの汎用レジスタから
データを読出し、該読出されたデータを上記演算回路に
入力せしめて演算を行わせるようＫなった汎用レジスタ
制御方式に於て、上記２つの汎用レジスタから読出され
たデータのデータＷＡｈを検出するエラー検出回路と上
記２つの汎用レジスタから読出され九データの選択を行
う選択回路を設けるとともに１上記工ラー検出回路は、
上記２つの汎用レジスタから読出されたデータのいずれ
か一方にデータ誤りが検出したことを条件に、該データ
誤りが検出されたデータと同一のデータを他方の汎用レ
ジスタから再度読出すように上記制御回路を制御し、上
記他方の汎用レジスタから読出されたデータを上記演算
回路に入力させるように上記選択回路を制御するように
一＆υ、且つ上記エラー検出回路によシ上記制御回路及
び上記選択回路を制御して演算を奥行するサイクルが付
加されるようになりたことを特徴とする汎用レジスタ制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114434A JPS595356A (ja) | 1982-06-30 | 1982-06-30 | 汎用レジスタ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114434A JPS595356A (ja) | 1982-06-30 | 1982-06-30 | 汎用レジスタ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS595356A true JPS595356A (ja) | 1984-01-12 |
Family
ID=14637621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57114434A Pending JPS595356A (ja) | 1982-06-30 | 1982-06-30 | 汎用レジスタ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595356A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61211741A (ja) * | 1985-03-15 | 1986-09-19 | Sanyo Electric Co Ltd | マイクロコンピユ−タ |
| JPS61228022A (ja) * | 1985-04-03 | 1986-10-11 | Mitsui Petrochem Ind Ltd | ポリアミドの製造法 |
-
1982
- 1982-06-30 JP JP57114434A patent/JPS595356A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61211741A (ja) * | 1985-03-15 | 1986-09-19 | Sanyo Electric Co Ltd | マイクロコンピユ−タ |
| JPS61228022A (ja) * | 1985-04-03 | 1986-10-11 | Mitsui Petrochem Ind Ltd | ポリアミドの製造法 |
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