JPS5955663A - パルストリオ検出回路 - Google Patents
パルストリオ検出回路Info
- Publication number
- JPS5955663A JPS5955663A JP16485182A JP16485182A JPS5955663A JP S5955663 A JPS5955663 A JP S5955663A JP 16485182 A JP16485182 A JP 16485182A JP 16485182 A JP16485182 A JP 16485182A JP S5955663 A JPS5955663 A JP S5955663A
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- JP
- Japan
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- output
- pulse
- circuit
- trio
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/24—Testing correct operation
- H04L1/245—Testing correct operation by using the properties of transmission codes
- H04L1/247—Testing correct operation by using the properties of transmission codes three-level transmission codes, e.g. ternary
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明は、パルストリオ検出回路に関し、特にディジタ
ル通信システム等において中継器の通話品質の監視の為
に用いられる試験用ノ４ルス信号に含まれるパルストリ
オ信号をディジタル的に検出する回路に関する。
ル通信システム等において中継器の通話品質の監視の為
に用いられる試験用ノ４ルス信号に含まれるパルストリ
オ信号をディジタル的に検出する回路に関する。
（２）技術の背景
一般に、バイポーラ／４’ルスによって信号を伝送する
通信システムにおいて、各中継器および伝送路の試験ま
たは障害位置の標定等は、被試験中継器または伝送路等
に試験用パルスを入力して行なわれる。この試験用パル
ス信号としては、一対の複流パルスと１個の単流ノｆル
スからなるいわゆるパルストリオが所定ビットごとに繰
返されるパターン信号が用いられる。従って、被試験中
継器または伝送路の出力側においてこのパルストリオを
含むパターン信号を検出する必要があるが、この検出を
どのような方法で行なうかは中継器等の試験装置の構成
およびコスト等に影響を与えるので、適切な検出方法が
必要とされる。
通信システムにおいて、各中継器および伝送路の試験ま
たは障害位置の標定等は、被試験中継器または伝送路等
に試験用パルスを入力して行なわれる。この試験用パル
ス信号としては、一対の複流パルスと１個の単流ノｆル
スからなるいわゆるパルストリオが所定ビットごとに繰
返されるパターン信号が用いられる。従って、被試験中
継器または伝送路の出力側においてこのパルストリオを
含むパターン信号を検出する必要があるが、この検出を
どのような方法で行なうかは中継器等の試験装置の構成
およびコスト等に影響を与えるので、適切な検出方法が
必要とされる。
（３）従来技術と問題点
従来、中継器等の試験を行なう場合におけるパルストリ
オの検出は試験用パターン信号に含まれるノ臂ルストリ
オの密度によって低周波成分が変化することを利用し、
この低周波成分を所定の帯域のバンドパスフィルタで検
出することにょｌ＞行なっていた。
オの検出は試験用パターン信号に含まれるノ臂ルストリ
オの密度によって低周波成分が変化することを利用し、
この低周波成分を所定の帯域のバンドパスフィルタで検
出することにょｌ＞行なっていた。
しかしながら、前記従来形においては、種々の帯域およ
び周波数のバンドパスフィルタを有するパルストリオ試
験器を必要とするため試験器の構成が複細となシ価格が
高くなるとともにＩＣ化が国難であるという不都合があ
った。
び周波数のバンドパスフィルタを有するパルストリオ試
験器を必要とするため試験器の構成が複細となシ価格が
高くなるとともにＩＣ化が国難であるという不都合があ
った。
（４）発明の目的
本発明の目的は、前述の従来形における問題点にかんが
み、ノクルストリオ検出回路において、入力パイポーラ
パルスのバイオレーションが２個の入カッ（ルスおきに
発生することを検出するという構想にもとづき、簡単な
回路によシ適格にパルストリオが検出できるようにする
とともに、検出回路の集積回路化を容易に行なうことが
できるようにすることにある。
み、ノクルストリオ検出回路において、入力パイポーラ
パルスのバイオレーションが２個の入カッ（ルスおきに
発生することを検出するという構想にもとづき、簡単な
回路によシ適格にパルストリオが検出できるようにする
とともに、検出回路の集積回路化を容易に行なうことが
できるようにすることにある。
そしてこの目的は、本発明によれば入力パイポーラ信号
をユニポーラ信号に変換するバイポーラ・ユニポーラ変
換回路、前記入力バイポーラ信号のパイホーラバイオレ
ーションヲ検出スルバイオレージ田ン検出回路、前記バ
イポーラ・ユニポーラ変換回路の出力パルスを計数し前
記バイオレーション検出回路の出力によってリセットさ
れるカウンタ、該カウンタの計数値が２であることを検
出するデコーダ回路および該デコーダ回路の出力および
前記バイオレーション検出回路の出力に接続されバイオ
レーションパルス間の入力パルス数が２であることを検
出するダート回路を具備することを特徴とするパルスト
リオ検出回路を提供することによって達成される。
をユニポーラ信号に変換するバイポーラ・ユニポーラ変
換回路、前記入力バイポーラ信号のパイホーラバイオレ
ーションヲ検出スルバイオレージ田ン検出回路、前記バ
イポーラ・ユニポーラ変換回路の出力パルスを計数し前
記バイオレーション検出回路の出力によってリセットさ
れるカウンタ、該カウンタの計数値が２であることを検
出するデコーダ回路および該デコーダ回路の出力および
前記バイオレーション検出回路の出力に接続されバイオ
レーションパルス間の入力パルス数が２であることを検
出するダート回路を具備することを特徴とするパルスト
リオ検出回路を提供することによって達成される。
（６）発明の実施例
以下図面によシ本発明の詳細な説明する。第１図は、本
発明の１実施例に係わるパルストリオ検出回路を用いて
試験が行なわれるディジタル通信システムの構成を部分
的に示す。同図のシステムにおいては、端局回路ｌおよ
び端局中継器２を含む端局部３と、中間中継器４および
５等と、端局回路１′および端局中継器２′を含む他の
端局装置３′等が中継線路６および７を介して接続され
ている。
発明の１実施例に係わるパルストリオ検出回路を用いて
試験が行なわれるディジタル通信システムの構成を部分
的に示す。同図のシステムにおいては、端局回路ｌおよ
び端局中継器２を含む端局部３と、中間中継器４および
５等と、端局回路１′および端局中継器２′を含む他の
端局装置３′等が中継線路６および７を介して接続され
ている。
第１図のシステムにおいては、端局装置３の端局回路１
に図示しない端末等からの信号が入力され１該信号は端
末回路１においてバイポーラ信号に変換され端局中継器
２の送信用増幅器２−１を介して中継線路６に送出され
る。中継線路６に送出された信号は各中間中継器４およ
び５等の増幅器４−１および５−１等を介して中継され
他の端局装置３′で受信される。端局装置３′で受信さ
れた信号は端局中継器２′の受信用増幅器２′−１によ
って増幅整形され端局回路１′を介して図示しない端末
に送出される。端局装置３′の端局回路１′に入力され
た信号も同様にして端局中継器２′中継線路７、中間中
継器４および５等を介して端局＆ｔ３で受信され、端局
中継器２の受信側増幅器２−２によって増幅整形されて
端局回路ｌに入力され、他の端末に伝送される。
に図示しない端末等からの信号が入力され１該信号は端
末回路１においてバイポーラ信号に変換され端局中継器
２の送信用増幅器２−１を介して中継線路６に送出され
る。中継線路６に送出された信号は各中間中継器４およ
び５等の増幅器４−１および５−１等を介して中継され
他の端局装置３′で受信される。端局装置３′で受信さ
れた信号は端局中継器２′の受信用増幅器２′−１によ
って増幅整形され端局回路１′を介して図示しない端末
に送出される。端局装置３′の端局回路１′に入力され
た信号も同様にして端局中継器２′中継線路７、中間中
継器４および５等を介して端局＆ｔ３で受信され、端局
中継器２の受信側増幅器２−２によって増幅整形されて
端局回路ｌに入力され、他の端末に伝送される。
上述のような通信システムにおいて、例えば中間中継器
４および５等の誤シ余裕度等を判定する場合には、例え
ば一方の端局装置３から第２図（ａ）に示すようなパル
ストリオＰＴを含む試験用パルス信号を送出して行なう
。ここで、パルストリオとは第２図（、）に示すように
、１対の複流パルスと１個の単流ノｆルスからなる３ピ
ツトの連続ノぐルスＰＴを意味している。そして試験用
ノ（ルス信号としては、このパルストリオＰＴがｎビッ
トごとにくシかえされるパターンを第２図（ｂ）に示す
ように低周波（音声周波）で極性反転させたものを用い
る。
４および５等の誤シ余裕度等を判定する場合には、例え
ば一方の端局装置３から第２図（ａ）に示すようなパル
ストリオＰＴを含む試験用パルス信号を送出して行なう
。ここで、パルストリオとは第２図（、）に示すように
、１対の複流パルスと１個の単流ノｆルスからなる３ピ
ツトの連続ノぐルスＰＴを意味している。そして試験用
ノ（ルス信号としては、このパルストリオＰＴがｎビッ
トごとにくシかえされるパターンを第２図（ｂ）に示す
ように低周波（音声周波）で極性反転させたものを用い
る。
従来は、上述のような試験用パルス信号がバイポーラ側
を満足しておらず極性反転の周期内で直流成分を有し、
従って長期的に見ると低周波成分を有する点を利用して
各中継器等の試験を行なっていた。即ち、例えば第２図
（ｂ）に示されるようなテストパルス信号を被試験中間
中継器に入力し、該中間中継器の出力を所定帯域のバン
ドパスフイルタに入力することによシ、前記低周波成分
を検出し、この低周波成分の周期およびレベル等からパ
ルストリオの有無、密度および極性等を検出して中継器
等の試験を行なっていた。しかしながらこのような従来
形の方法には、前述のように、試゛験装置が複雑化しか
つＩＣ化が困難であるという不都合があった。
を満足しておらず極性反転の周期内で直流成分を有し、
従って長期的に見ると低周波成分を有する点を利用して
各中継器等の試験を行なっていた。即ち、例えば第２図
（ｂ）に示されるようなテストパルス信号を被試験中間
中継器に入力し、該中間中継器の出力を所定帯域のバン
ドパスフイルタに入力することによシ、前記低周波成分
を検出し、この低周波成分の周期およびレベル等からパ
ルストリオの有無、密度および極性等を検出して中継器
等の試験を行なっていた。しかしながらこのような従来
形の方法には、前述のように、試゛験装置が複雑化しか
つＩＣ化が困難であるという不都合があった。
本発明の１実施例に係わる・９ルス） ＩＪオ検出回路
は、このような従来形の方法とは異なシバルストリオの
有無をディジタル的に検出するもので、第３図にその回
路を示す。第３図の７９ルストリオ検出回路は、バイポ
ーラ・ユニポーラ変換回路１０、バイポーラバイオレー
ション検出回路１１、カウンタ１２、オアダート１３、
アンドゲート１４．１５、他のカウンタ１６、およびイ
ンノ々−タ１７，１８．１９等によって構成される。
は、このような従来形の方法とは異なシバルストリオの
有無をディジタル的に検出するもので、第３図にその回
路を示す。第３図の７９ルストリオ検出回路は、バイポ
ーラ・ユニポーラ変換回路１０、バイポーラバイオレー
ション検出回路１１、カウンタ１２、オアダート１３、
アンドゲート１４．１５、他のカウンタ１６、およびイ
ンノ々−タ１７，１８．１９等によって構成される。
第４図は、第３図の回路における各部の波形を示すもの
であシ、以下第４図を参照して第３図の回路の動作を説
明する。バイポーラ・ユニポーラ変換回路ｌＯの入力端
ａに例えば第４図（、）に示すバイポーラ・ユニポーラ
変換回路１０は、入力パイポーラノｆルスが正極性ノぐ
ルスの場合は十ＮＲＺ出力端子に正極性のパルスを出力
する。またＸ入力パイポーラパルスが負極性のノ４ルス
の場合には−ＮＲＺ出力端子に正極性のノ４ルスを出力
する。これらの両出力端子のパルスはバイポーラ・バイ
オレーシラン検出回路１１に入力され１同じ出力端子、
例えば＋ＮＲＺ出力端子から連続して２ビット以上のノ
４ルスが入力された場合にはノ４イオレーシ目ンエラー
パルスを出力する。従って、ノぐイポーラ・ユニポーラ
変換回路１０に入力されるｉ４ルス信号において、同極
性のパルスか２個以上連続して入力された場合はバイオ
レーション検出回路１１の出力からバイオレージ盲ンエ
ラーノ９ルスが出力サレル。このバイオレーションエラ
ーノぐルスは第４図（ｂ）に示すように連続する同極性
ノ９ルスのうちの先行するノ母ルスのタイミングで出さ
れるようにすることもでき、また連続する同極性ノｆル
スのうちの後側のパルスの時点に出力されるようにする
ことも可能である。いずれのタイミングでバイオレーシ
ョンエラーパルスが出力すれるカババイオレージロン検
出回路１１の構成によって異なる。一方、バイポーラ・
ユニポーラ変換回路１０の＋ＮＲＺ出力端子および−Ｎ
ＲＺ出力端子の信号はオアグー）１３に印加され該オア
ダート１３の出力端Ｃには第４図（Ｃ）に示すようなユ
ニポーラパルスが出力さｎｌこのユニポーラパルスがカ
ウンタ１２の計数入力端子ＩＮに印加される。カウンタ
１２は、この入力されたユニポーラフ４ルスを計数し、
各出力端子ＱＡないしＱＤに各桁の出力を発生する。ま
た、カウンタ１２のクリア端子ＣＬＲにはバイオレージ
日ンエラー検出器１１からのエラーパルスか印加され、
このエラーパルスによりてカウンタ１２の計数値がクリ
アされ０となる。従って、カウンタ１２における計数お
よびクリア動作がそれぞれ入力信号およびクリア信号の
例えば立下がシで行なわれるものとすると、第４図（、
）に示すようなパルストリオ列が入力された場合には、
バイオレージ目ンエラーパルスの発生している時点にお
いてカウンタ１２の計数値が２となる。即チ、バイオレ
ージ目ンエラーノクルス間のユニポーラパルスの数か２
となる。カウンタ１２の計数値が２となった場合には、
出力ＱＡ・ＱｃＩＱＤはいずれも″０”即ち低レベルと
なシ、出力ＱＢのみがＩｔｌ＃即ち高レベルとなる。従
って、アンドグー）１４の出力ｄが高レベルとなシ、こ
の出力ｄとバイオレージ冒ンエラー検出器１１の出力す
とが入力されるアンドｒ−）１５の出力ｅが″ｌ”即ち
高レベルとなジノ母ルストリオが検出される。カウンタ
１６は、アンドゲート１５の出力ｅ即ち検出ノ４ルスが
所定時間内に予め定められた数取上入力された場合に例
えば高レベルの出力を発生し、伝送路等のエラーによっ
てパルストリオの判定が誤って行なわれた場合に対処し
ている。
であシ、以下第４図を参照して第３図の回路の動作を説
明する。バイポーラ・ユニポーラ変換回路ｌＯの入力端
ａに例えば第４図（、）に示すバイポーラ・ユニポーラ
変換回路１０は、入力パイポーラノｆルスが正極性ノぐ
ルスの場合は十ＮＲＺ出力端子に正極性のパルスを出力
する。またＸ入力パイポーラパルスが負極性のノ４ルス
の場合には−ＮＲＺ出力端子に正極性のノ４ルスを出力
する。これらの両出力端子のパルスはバイポーラ・バイ
オレーシラン検出回路１１に入力され１同じ出力端子、
例えば＋ＮＲＺ出力端子から連続して２ビット以上のノ
４ルスが入力された場合にはノ４イオレーシ目ンエラー
パルスを出力する。従って、ノぐイポーラ・ユニポーラ
変換回路１０に入力されるｉ４ルス信号において、同極
性のパルスか２個以上連続して入力された場合はバイオ
レーション検出回路１１の出力からバイオレージ盲ンエ
ラーノ９ルスが出力サレル。このバイオレーションエラ
ーノぐルスは第４図（ｂ）に示すように連続する同極性
ノ９ルスのうちの先行するノ母ルスのタイミングで出さ
れるようにすることもでき、また連続する同極性ノｆル
スのうちの後側のパルスの時点に出力されるようにする
ことも可能である。いずれのタイミングでバイオレーシ
ョンエラーパルスが出力すれるカババイオレージロン検
出回路１１の構成によって異なる。一方、バイポーラ・
ユニポーラ変換回路１０の＋ＮＲＺ出力端子および−Ｎ
ＲＺ出力端子の信号はオアグー）１３に印加され該オア
ダート１３の出力端Ｃには第４図（Ｃ）に示すようなユ
ニポーラパルスが出力さｎｌこのユニポーラパルスがカ
ウンタ１２の計数入力端子ＩＮに印加される。カウンタ
１２は、この入力されたユニポーラフ４ルスを計数し、
各出力端子ＱＡないしＱＤに各桁の出力を発生する。ま
た、カウンタ１２のクリア端子ＣＬＲにはバイオレージ
日ンエラー検出器１１からのエラーパルスか印加され、
このエラーパルスによりてカウンタ１２の計数値がクリ
アされ０となる。従って、カウンタ１２における計数お
よびクリア動作がそれぞれ入力信号およびクリア信号の
例えば立下がシで行なわれるものとすると、第４図（、
）に示すようなパルストリオ列が入力された場合には、
バイオレージ目ンエラーパルスの発生している時点にお
いてカウンタ１２の計数値が２となる。即チ、バイオレ
ージ目ンエラーノクルス間のユニポーラパルスの数か２
となる。カウンタ１２の計数値が２となった場合には、
出力ＱＡ・ＱｃＩＱＤはいずれも″０”即ち低レベルと
なシ、出力ＱＢのみがＩｔｌ＃即ち高レベルとなる。従
って、アンドグー）１４の出力ｄが高レベルとなシ、こ
の出力ｄとバイオレージ冒ンエラー検出器１１の出力す
とが入力されるアンドｒ−）１５の出力ｅが″ｌ”即ち
高レベルとなジノ母ルストリオが検出される。カウンタ
１６は、アンドゲート１５の出力ｅ即ち検出ノ４ルスが
所定時間内に予め定められた数取上入力された場合に例
えば高レベルの出力を発生し、伝送路等のエラーによっ
てパルストリオの判定が誤って行なわれた場合に対処し
ている。
（７）発明の効果
このように、本発明によれば、パルストリオをデジタル
的に検出するから、パルストリオ検出回路を集積回路化
することが容易に可能となシ、また従来形の方式のよう
にバンドパスフィルタ等を用い々から中継器試験装置の
低価格化を計ることができるとともに、パルストリオの
検出を的確に行なうことが可能となる。
的に検出するから、パルストリオ検出回路を集積回路化
することが容易に可能となシ、また従来形の方式のよう
にバンドパスフィルタ等を用い々から中継器試験装置の
低価格化を計ることができるとともに、パルストリオの
検出を的確に行なうことが可能となる。
第１図は、本発明の１実施例に係わるＡ？ルストリオ検
出回路を用いて伝送路等の試験が行なわれるデジタル通
信システムの構成を示すブロック回路図、 第２図は、パルストリオを含む試験用信号の構成を示す
概略的波形図、 第３図は、本発明の１実施例に係わるパルストリオ検出
回路を示すブロック回路図、そして第４図は、第３図の
回路の動作を説明するための波形図である。 １．１′・・・端局回路、２．２’・・・端局中継器、
２−１ 、２’−１、２−２、２’−２・・・増幅器、
３゜３′・・・端局部、４，５・・・中間中継器、４−
１゜４−２．５−１．５−２・・・増幅器、６，７・・
・中継線路、１０・・・バイポーラ・ユニポーラ変換器
、１１・・・バイポーラバイオレージ目ン検出器、１２
・・・カウンタ＼ １３・・・オアダート、１４．１５
・・・アンドダート、１６・・・カウンタ。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士 内 １）幸 男 弁理士 山 口 昭 之
出回路を用いて伝送路等の試験が行なわれるデジタル通
信システムの構成を示すブロック回路図、 第２図は、パルストリオを含む試験用信号の構成を示す
概略的波形図、 第３図は、本発明の１実施例に係わるパルストリオ検出
回路を示すブロック回路図、そして第４図は、第３図の
回路の動作を説明するための波形図である。 １．１′・・・端局回路、２．２’・・・端局中継器、
２−１ 、２’−１、２−２、２’−２・・・増幅器、
３゜３′・・・端局部、４，５・・・中間中継器、４−
１゜４−２．５−１．５−２・・・増幅器、６，７・・
・中継線路、１０・・・バイポーラ・ユニポーラ変換器
、１１・・・バイポーラバイオレージ目ン検出器、１２
・・・カウンタ＼ １３・・・オアダート、１４．１５
・・・アンドダート、１６・・・カウンタ。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士 内 １）幸 男 弁理士 山 口 昭 之
Claims (1)
- 入力バイポーラ信号をユニポーラ信号に変換するバイポ
ーラ・ユニポーラ変換回路、前記入力バイポーラ信号の
バイポーラバイオレーションを検出するバイオレーショ
ン検出回路、前記バイポーラ・ユニポーラ変換回路の出
カッ４ルスを計数し、前記バイオレージ目ン検出回路の
出力によってリセットされるカウンタ、該カウンタの計
数値が“２”であることを検出するデコーダ回路および
該デコーダ回路の出力および前記バイオレーション検出
回路の出力に接続されパイオレー？ ｖｒンノ臂ルス間
の入カッ９ルス数が″２”であることを検出するダート
回路を具備することを特徴とするノ（ルストリオ検出回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16485182A JPS5955663A (ja) | 1982-09-24 | 1982-09-24 | パルストリオ検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16485182A JPS5955663A (ja) | 1982-09-24 | 1982-09-24 | パルストリオ検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5955663A true JPS5955663A (ja) | 1984-03-30 |
| JPH0133063B2 JPH0133063B2 (ja) | 1989-07-11 |
Family
ID=15801121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16485182A Granted JPS5955663A (ja) | 1982-09-24 | 1982-09-24 | パルストリオ検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5955663A (ja) |
-
1982
- 1982-09-24 JP JP16485182A patent/JPS5955663A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0133063B2 (ja) | 1989-07-11 |
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