JPS5912844Y2 - Ｆｓ信号復調装置 - Google Patents

Description

【考案の詳細な説明】 本考案はデータ伝送でよく利用されるＦＳ通信方式の復
調装置に関するものである。

ＦＳ通信方式は「１」と「０」で表わされるディジタル
信号「１」と「０」に応じて異なった二つの周波数搬送
波で表わし、それらの搬送波を交互に送信するもので一
種の周波数変調による通信方式である。

前記ＦＳ通信の送信信号は周波数偏移信号（ＦＳ信号、
Ｆｒｅｑｕｅｎｃｙ ５ｈｉｆｔ Ｓｉｇｎａｌ）
と呼ばれている。

他方、受信側におけるＦＳ信号の復調装置は一般にり、
Ｃ同調回路や零交叉点検出方式等が利用されているが、
これらはアナログ技術を用いたものであった。

ところが近年、半導体技術の進歩によりコスト面、信頼
性、小型化等に有利なＬＳＩ化が種々の装置で進められ
ており、このＬＳＩ化するために回路をディジタル化す
る必要がある。

本考案は上記の点に鑑みて、ディジタル的に復調を行う
新規な復調装置を提供し、ＬＳＩ化によってコスト面、
信頼性、小型化等に有利な装置にできるものとしたこと
である。

以下図面にしたがって説明を行うに、第１図は従来の零
交叉点方式による復調装置を示すブロック図である。

この第１図において、受信されたＦＳ信号は図示してい
ない受信増幅器で適当な電圧レベルまで増幅された後、
帯域制限ろ波器１でＦＳ信号成分のみが取り出され、図
示していない増幅制限器により振幅を一定にされ、送信
時のＦＳ信号と同じような整形されたＦＳ信号を得てい
る。

このＦＳ信号は零点検出器（ゼロクロスディテクター）
２に導入して、時間軸を切る点でパルスを発生する信号
とした後、パルス変換回路３に導入している。

このパルス変換回路３の出力は変調速度に対応する積分
回路或は低減ろ波器４で直流成分の平滑化を行６い、そ
の後判別回路５に導入して、ある判定レベルでこの周波
数の弁別を行うものである。

この様な復調方式は上述した如く、周波数の弁別におい
てアナログ技術を用いるためにＬＳＩ化が困難であって
コスト面、小型化、信頼性において種々の問題を残して
いた。

第２図は本考案による復調装置のブロック図であり、こ
の第２図について説明するに、受信されたＦＳ信号は図
示していない受信増幅器で適当な電圧レベルまで増幅さ
れた後、帯域制限沢波器２１でＦＳ信号戒分力みが取り
出され、図示していない振幅制限器により振幅を一定に
され、送信時のＦＳ信号と同じような整形されたＦＳ信
号を得る。

このＦＳ信号は零点検出器２２に導入して時間軸を切る
点て゛パルスを発生する信号とした後、パルス変換回路
２３に導入している。

前記零点検出器２２及びパルス変換回路２３へはクロッ
ク発生回路２４からクロック信号が導入されている。

また、パルス変換回路２３の出力はクロック発生回路２
４からのクロック信号でシフトレジスタ回路２５に導入
され、該シフトレジスタ回路２５は１変調速度分のデー
タを貯えることのできる大きさに設定されている。

前記シフトレジスタ回路２５は計数回路２６に接続され
、この計数回路２６によってシフトレジスタ回路２５に
貯えられている“１”の数をクロック信号毎にカウント
させている。

そして、計数回路２６から判定回路２７に接続され、こ
の判定回路２７では計数回路２６からの出力が予め定め
られた値を越えるか否かを判定して二つの周波数の弁別
を行い、これによって受信データを得るものである。

上記第２図の構成について、今少し第６図の波形図を参
照して説明するに、第６図の波形■は送信データを示す
ものであり、この送信データのディジタル信号「１」と
「０」に応じて異なった二つの周波数搬送波（信号周波
数）ｆｌ、ｆ２で表わしたＦＳ信号により送信される。

そして受信側における受信信号は伝送中において減衰し
雑音や歪を含んでいるので増幅器で必要なレベルまで増
幅した後、ＦＳ信号の帯域幅以外の不要な妨害信号を除
くため帯域制限ろ波器２１に導入し、その後振幅変化分
を除くために振幅制限器を通して振幅を一定にして第６
図■に示す整形されたＦＳ信号を得る。

この第６図■に示すＦＳ信号は零点検出器２２に導入さ
れて時間軸を切る点でパルスを発生する第６図■に示す
信号に変換される。

ここで、ＦＳ信号の周波数ｆをｆ＝ｆｏ±△ｆとし、「
１」に対応する周波数ｆ１をｆｌ−ｆｏ−△ｆ、「Ｏ」
に対応する周波数ｆ２＝ｆｏ＋△ｆとした場合、第６図
■に示す波形のパルス間隔Ｔは、 Ｔ１＝缶？ Ｔ２＝ 買７で与えられる半周期の範囲内
にある。

上記零点検出器２２からの第６図■に示す信号はパルス
変換回路２３に導入されて第６図■に示す信号に変換さ
れる。

この第６図■に示す信号は零交叉点より一定の区間を“
Ｏ”とすると共にその区間から次の零交叉点迄の区間を
“１”とするパルス列となっている。

この場合に、第６図■におけるｔの値（“０”の区間を
酊に取っており、したがってこの回路２３の出力である
第６図■の信号はｆｌに対しては（１雫＃）の幅のパル
スとなりまたｆ２に対してはほとんど“０”となる。

このパルス変換回路２３からの第６図■の信号はシフト
レジスタ回路２５に導入されるが、該シフトレジスタ回
路２５は１変調速度分の長さとなっている。

つまり、変調速度をＭ、クロック周波数をＮとすると、
シフトレジスタの長さはＮ／Ｍビットとなっている。

例えばクロック周波数８９．４８８６２５ｋＨｚ、変調
速度１２００ Ｈｚでは７４．５７となることから７５
ビツトのシフトレジスタを構成させる。

つまり、これは前記シフトレジスタでデータの“１”又
は“０”の区間に丁度対応した正確なパルス列を得るよ
うにしたものであり、シフトレジスタが前記構成よ、り
長いとシフトレジスタの中のパルス列は１つのテ゛−夕
に対応したパルス列の他に前後のデータのパルス列をも
含んでしまうことになりまたそれより短いと１つのデー
タに対応した完全なパルス列を得ることができず、いず
れも１つのデータに正確に対応したパルス列とならない
ため受信テ゛−タ誤りが大となるからである。

そして、上記シフトレジスタ回路２５はクロック信号の
到来毎にパルス変換回路２３からの出力を読み込み、計
数回路２６がシフトレジスタ回路２５に貯えられている
「１」の数をクロック信号毎に計数する。

結局、これらの構成はパルス列変換回路からのパルス列
をディジタル回路を使用して積分を行なっているのであ
り、これによって前記パルス列にノイズがあってもその
影響が殆んどなく、正確な受信データを得ることができ
るようにしたものである。

この場合、シフトレジスタ回路２５に貯えられる
ｈ “１”の数はｆｌに対してはｖＩ（１−１７）となりま
たｆ２に対してはほとんど“０”となるのであるがこの
計数回路２６からの出力はクロック信号毎に計数した値
を順次出力し、それは第６図■の信号となる。

判定回路２７は第６図■の信号に対して、予め定められ
た判定レベル（第６図■におけるＪ）を越えるかどうか
を判定することにより二つの周波数を弁別し、第６図■
の様な受信テ゛−夕を得るものである。

そして、判定レベルの設定は２ ×Ｍ（１Ｔ”ｒ ）の
附近に取り、適当な不感帯を設けることが望ましい。

他方、第３図は本考案の他の実施例を示すブワツク図で
あり、この第３図について以下説明する。

この第３図の構成は第２図の構成をさらに改良したもの
である。

つまり、上記した第２図に示す構成においては変調速度
と信号周波数ｆ１．ｆ２とに差が少ない場合、例えば変
調速度が１２００８ＰＳ、信号周波数ｆ１及びｆ２が１
３００ Ｈｚ、２１００ Ｈｚの様な場合には第６図■
に示す受信データの如く、送信デーダ、（第６図■）に
対して少し歪むものとなる。

これは、第６図■の信号におけるｔの区間にあってはシ
フトレジスタ回路２５・で“１”の数の増減がないため
である。

従って、第３図の構成にあっては第２図のシフトレジス
タ回路２５を二つに分けてシフ、、ト、、レジスタ回路
２５Ａと２５Ｂに設け、このシフトレジスタ回路２５Ａ
の出力とシフトレジスタ回路２５Ａへの入力とを和回路
２８を通して今一つのシフトレジスタ２５Ｂに導入させ
、このシフトレジスタ２５Ｂを計数回路２６に接続した
ものである。

そして、帯域制限ろ波器、雫点検出暮、パルス変換回路
、クロック発生回路、計数回路、判定回路については第
２図の構成と同様となっている。

前記シフトレジスタ回路２５Ａの長さは第６図■のＰｌ
の長さより少し長く設定されており、そのため和回路２
８の出力は第６図■に示す信号となる。

前記シフトレジスタ回路２５Ａの長さがＰｌの長さにな
っていると、第６図■のパルスＡ、 Ｂが連続したもの
となり、受信信号の歪みによってパルスＡ、 Ｂの一
部が重なったりすることがありこれを防止するためＰｌ
の長さより少し長く設定されている。

上記第６図■に示す信号がレジスタ回路２５Ｂに導入さ
れ、以後第２図と同様な動作で二つの周波数の弁別が行
なわれる。

この場合、計数回路２６からの出力は第６図■に示す信
号となり、判定レベルＪが判定回路２７が弁別を行なっ
て得られた受信テ゛−夕が第６図■に示すものである。

この様に、第６図■の受信データと第６図■の受信デー
タとを比較すると、第３図に示す構成で得られる受信デ
ータの方が送信データに近い信号となる。

この第３図の構成は第６図■の信号において、Ｐｌとｔ
の関係がＰｌ 〈ｔの場合に有効である。

また、２Ｐ１＜ｔの場合には、第４図に示す如く第２図
のシフトレジスタ回”路２５を２５ Ａ、 ２５ Ｂ、
２５ Ｃの三つに分離する構成にすることが望ましい
こと１．゛上述から明らかである。

上述して来たシフトレジスタ回路２５に貯えられている
“１”を計数する計数回路２６は種々の方法が考えられ
るが、第５図に計数回路の好ましい実施例を挙げる。

この第５図においては第３図に示した構成に関連した計
数回路を示しており、シフトレジスタ回路２５Ａ、和回
路２８、シフトレジスタ回路２５Ｂについては第３図と
同様であり、また第３図の計数回路２６は破線で示す２
６のブロックとなっている。

即ち、計数回路２６はアップ、ダウンカウンタ−２６Ａ
と前記カウンター２６Ａにアップ或はダウン命令を行、
う制御部２６Ｂからなっており、前記制御部”２６ Ｂ
の入力とじてシフトレジスタ回路２５Ｂの出力Ｂとシフ
トレジスタ回路２５ Ｂへの入力（和回路２８の出力）
Ａとが導入される。

この制御部２６Ｂは下記の如くカウンターを動作させる
。

即ち、シフトレジスタ回路２５Ｂの入力Ａがｒｌ。

で゛この回路２５Ｂの出力Ｂが「０」の場合はシフトレ
ジスタ回路２５Ｂに貯えられる「１」の数は１だけ増加
するのでカウンター２６Ａを１アツプさせる。

その反対に入力Ａが「０」で出力Ｂが「１」の場合はシ
フトレジスタ回路２５ Ｂに貯えられる「１」の数は「
１」だけ減少するのでカウンター２６Ａをダウンさせる
。

また、入力Ａがｒｌ、、出力Ｂが「１」或は人力Ａが「
０」、出力Ｂが「０」の場合はともにシフトレジスタ回
路２５ Ｂに貯えられる「１」の数に増減がないのでカ
ウントを行なわないものとなっている。

これは上記シフトレジスタ回路２５ Ｂの入力信号と出
力信号を調べることから当該シフトレジスタ回路２５
Ｂに貯えられる“１”の数を計数させるようにしたもの
であり、前記アップダウンカウンター２６Ａにはクロッ
ク信号毎にシフトレジスタ回路２５Ｂの“１”の数が計
数され、その計数した値がクロック信号毎に順次出力さ
れて第６図■に示すような信号となる。

この様に計数回路２６を構成すると非常に簡単な回路で
シフトレジスタ回路２５ Ｂに貯えられている「１」の
数を計数することができる。

以上に説明したようにこの考案によるＦＳ信号復調装置
にあってはアナログ技術を用いて周波数弁別を行うもの
と相違し、テ゛イジタル回路によって周波数弁別を行う
方式となっているのでＬＳＩ化によるコスト面、信頼性
、小型化等に極めて有利な装置となる特徴を有する。

尚、上述の説明において、シフトレジスタを構成したも
のであるが、これは通常のメモリーで構成することもで
き、また計数回路が“１”をカウントするものを示した
が“０゛をカウントしても同様に行い得るものである。

【図面の簡単な説明】

第１図は従来のＦＳ信号復調装置の構成を示すブロック
図、第２図は本考案によるＦＳ信号復調装置の構成を示
すブロック図、第３図及び第４図は本考案による装置の
他の実施例を示すブロック図、第５図は本考案による装
置の計数回路の構成を示すブロック図、第６図は第２図
及び第３図に関連する各種波形図である。 ２１：帯域制限Ｐ波器、２２：零点検出器、２３：パル
ス変換回路、２４：クロック発生回路、２５：シフトレ
ジスタ回路、２６：計数回路、２７：判定回路。

Claims (1)

【実用新案登録請求の範囲】
1. 周波数偏移信号（ＦＳ信号）の零交叉点を検出する零交
   叉点検出器と、前記検出器により検出した零交叉点より
   一定の区間を“０”とすると共にその区間から次の零交
   叉点迄の区間を“１”とするパルス列を作成するパルス
   変換回路と、前記パルス変換回路からの出力が導入され
   １変調速度分の長さのパルス列を貯えるメモリ一手段と
   、前記メモリ一手段に貯えられている“ｌ”又は“Ｏ”
   め数をクロック信号に応答して順次計数する計数手段と
   、前記計数手段の計数値に対しである判定レベルにより
   周波数の弁別を行う判定回路とを備えたＦＳ信号復調装
   置。