JPH0133063B2 - - Google Patents
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- JPH0133063B2 JPH0133063B2 JP16485182A JP16485182A JPH0133063B2 JP H0133063 B2 JPH0133063 B2 JP H0133063B2 JP 16485182 A JP16485182 A JP 16485182A JP 16485182 A JP16485182 A JP 16485182A JP H0133063 B2 JPH0133063 B2 JP H0133063B2
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- Japan
- Prior art keywords
- pulse
- circuit
- bipolar
- output
- signal
- Prior art date
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/24—Testing correct operation
- H04L1/245—Testing correct operation by using the properties of transmission codes
- H04L1/247—Testing correct operation by using the properties of transmission codes three-level transmission codes, e.g. ternary
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、パルストリオ検出回路に関し、特に
デイジタル通信システム等において中継器の通話
品質の監視の為に用いられる試験用パルス信号に
含まれるパルストリオ信号をデイジタル的に検出
する回路に関する。
デイジタル通信システム等において中継器の通話
品質の監視の為に用いられる試験用パルス信号に
含まれるパルストリオ信号をデイジタル的に検出
する回路に関する。
(2) 技術の背景
一般に、バイポーラパルスによつて信号を伝送
する通信システムにおいて、各中継器および伝送
路の試験または障害位置の標定等は、被試験中継
器または伝送路等に試験用パルスを入力して行な
われる。この試験用パルス信号としては、一対の
複流パルスと１個の単流パルスからなるいわゆる
パルストリオが所定ビツトごとに繰返されるパタ
ーン信号が用いられる。従つて、被試験中継器ま
たは伝送路の出力側においてこのパルストリオを
含むパターン信号を検出する必要があるが、この
検出をどのような方法で行なうかは中継器等の試
験装置の構成およびコスト等に影響を与えるの
で、適切な検出方法が必要とされる。
する通信システムにおいて、各中継器および伝送
路の試験または障害位置の標定等は、被試験中継
器または伝送路等に試験用パルスを入力して行な
われる。この試験用パルス信号としては、一対の
複流パルスと１個の単流パルスからなるいわゆる
パルストリオが所定ビツトごとに繰返されるパタ
ーン信号が用いられる。従つて、被試験中継器ま
たは伝送路の出力側においてこのパルストリオを
含むパターン信号を検出する必要があるが、この
検出をどのような方法で行なうかは中継器等の試
験装置の構成およびコスト等に影響を与えるの
で、適切な検出方法が必要とされる。
(3) 従来技術と問題点
従来、中継器等の試験を行なう場合におけるパ
ルストリオの検出は試験用パターン信号に含まれ
るパルストリオの密度によつて低周波成分が変化
することを利用し、この低周波成分を所定の帯域
のバンドパスフイルタで検出することにより行な
つていた。
ルストリオの検出は試験用パターン信号に含まれ
るパルストリオの密度によつて低周波成分が変化
することを利用し、この低周波成分を所定の帯域
のバンドパスフイルタで検出することにより行な
つていた。
しかしながら、前記従来形においては、種々の
帯域および周波数のバンドパスフイルタを有する
パルストリオ試験器を必要とするため試験器の構
成が複雑となり価格が高くなるとともにIC化が
固難であるという不都合があつた。
帯域および周波数のバンドパスフイルタを有する
パルストリオ試験器を必要とするため試験器の構
成が複雑となり価格が高くなるとともにIC化が
固難であるという不都合があつた。
(4) 発明の目的
本発明の目的は、前述の従来形における問題点
にかんがみ、パルストリオ検出回路において、入
力バイポーラパルスのバイオレーシヨンが２個の
入力パルスおきに発生することを検出するという
構想にもとづき、簡単な回路により適格にパルス
トリオが検出できるようにするとともに、検出回
路の集積回路化を容易に行なうことができるよう
にすることにある。
にかんがみ、パルストリオ検出回路において、入
力バイポーラパルスのバイオレーシヨンが２個の
入力パルスおきに発生することを検出するという
構想にもとづき、簡単な回路により適格にパルス
トリオが検出できるようにするとともに、検出回
路の集積回路化を容易に行なうことができるよう
にすることにある。
(5) 発明の構成
そしてこの目的は、本発明によれば入力バイポ
ーラ信号をユニポーラ信号に変換するバイポー
ラ・ユニポーラ変換回路、前記入力バイポーラ信
号のバイポーラバイオレーシヨンを検出するバイ
オレーシヨン検出回路、前記バイポーラ・ユニポ
ーラ変換回路の出力パルスを計数し前記バイオレ
ーシヨン検出回路の出力によつてリセツトされる
カウンタ、該カウンタの計数値が２であることを
検出するデコーダ回路および該デコーダ回路の出
力および前記バイオレーシヨン検出回路の出力に
接続されバイオレーシヨンパルス間の入力パルス
数が２であることを検出するゲート回路を具備す
ることを特徴とするパルストリオ検出回路を提供
することによつて達成される。
ーラ信号をユニポーラ信号に変換するバイポー
ラ・ユニポーラ変換回路、前記入力バイポーラ信
号のバイポーラバイオレーシヨンを検出するバイ
オレーシヨン検出回路、前記バイポーラ・ユニポ
ーラ変換回路の出力パルスを計数し前記バイオレ
ーシヨン検出回路の出力によつてリセツトされる
カウンタ、該カウンタの計数値が２であることを
検出するデコーダ回路および該デコーダ回路の出
力および前記バイオレーシヨン検出回路の出力に
接続されバイオレーシヨンパルス間の入力パルス
数が２であることを検出するゲート回路を具備す
ることを特徴とするパルストリオ検出回路を提供
することによつて達成される。
(6) 発明の実施例
以下図面により本発明の実施例を説明する。第
１図は、本発明の１実施例に係わるパルストリオ
検出回路を用いて試験が行なわれるデイジタル通
信システムの構成を部分的に示す。同図のシステ
ムにおいては、端局回路１および端局中継器２を
含む端局部３と、中間中継器４および５等と、端
局回路１′および端局中継器２′を含む他の端局装
置３′等が中継線路６および７を介して接続され
ている。
１図は、本発明の１実施例に係わるパルストリオ
検出回路を用いて試験が行なわれるデイジタル通
信システムの構成を部分的に示す。同図のシステ
ムにおいては、端局回路１および端局中継器２を
含む端局部３と、中間中継器４および５等と、端
局回路１′および端局中継器２′を含む他の端局装
置３′等が中継線路６および７を介して接続され
ている。
第１図のシステムにおいては、端局装置３の端
局回路１に図示しない端末等からの信号が入力さ
れ、該信号は端末回路１においてバイポーラ信号
に変換され端局中継器２の送信用増幅器２−１を
介して中継線路６に送出される。中継線路６に送
出された信号は各中間中継器４および５等の増幅
器４−１および５−１等を介して中継され他の端
局装置３′で受信される。端局装置３′で受信され
た信号は端局中継器２′の受信用増幅器２′−１に
よつて増幅整形され端局回路１′を介して図示し
ない端末に送出される。端局装置３′の端局回路
１′に入力された信号も同様にして端局中継器
２′中継線路７、中間中継器４および５等を介し
て端局装置３で受信され、端局中継器２の受信側
増幅器２−２によつて増幅整形された端局回路１
に入力され、他の端末に伝送される。
局回路１に図示しない端末等からの信号が入力さ
れ、該信号は端末回路１においてバイポーラ信号
に変換され端局中継器２の送信用増幅器２−１を
介して中継線路６に送出される。中継線路６に送
出された信号は各中間中継器４および５等の増幅
器４−１および５−１等を介して中継され他の端
局装置３′で受信される。端局装置３′で受信され
た信号は端局中継器２′の受信用増幅器２′−１に
よつて増幅整形され端局回路１′を介して図示し
ない端末に送出される。端局装置３′の端局回路
１′に入力された信号も同様にして端局中継器
２′中継線路７、中間中継器４および５等を介し
て端局装置３で受信され、端局中継器２の受信側
増幅器２−２によつて増幅整形された端局回路１
に入力され、他の端末に伝送される。
上述のような通信システムにおいて、例えば中
間中継器４および５等の誤り余裕度等を判定する
場合には、例えば一方の端局装置３から第２図ａ
に示すようなパルストリオPTを含む試験用パル
ス信号を送出して行なう。ここで、パルストリオ
とは第２図ａに示すように、１対の複流パルスと
１個の単流パルスからなる３ビツトの連続パルス
PTを意味している。そして試験用パルス信号と
しては、このパルストリオPTがｎビツトごとに
くりかえされるパターンを第２図ｂに示すように
低周波（音声周波）で極性反転させたものを用い
る。
間中継器４および５等の誤り余裕度等を判定する
場合には、例えば一方の端局装置３から第２図ａ
に示すようなパルストリオPTを含む試験用パル
ス信号を送出して行なう。ここで、パルストリオ
とは第２図ａに示すように、１対の複流パルスと
１個の単流パルスからなる３ビツトの連続パルス
PTを意味している。そして試験用パルス信号と
しては、このパルストリオPTがｎビツトごとに
くりかえされるパターンを第２図ｂに示すように
低周波（音声周波）で極性反転させたものを用い
る。
従来は、上述のような試験用パルス信号がバイ
ポーラ側を満足しておらず極性反転の周期内で直
流成分を有し、従つて長期的に見ると低周波成分
を有する点を利用して各中継器等の試験を行なつ
ていた。即ち、例えば第２図ｂに示されるような
テストパルス信号を被試験中間中継器に入力し、
該中間中継器の出力を所定帯域のバンドパスフイ
ルタに入力することにより、前記低周波成分を検
出し、この低周波成分の周期およびレベル等から
パルストリオの有無、密度および極性等を検出し
て中継器等の試験を行なつていた。しかしながら
このような従来形の方法には、前述のように、試
験装置が複雑化しかつIC化が困難であるという
不都合があつた。
ポーラ側を満足しておらず極性反転の周期内で直
流成分を有し、従つて長期的に見ると低周波成分
を有する点を利用して各中継器等の試験を行なつ
ていた。即ち、例えば第２図ｂに示されるような
テストパルス信号を被試験中間中継器に入力し、
該中間中継器の出力を所定帯域のバンドパスフイ
ルタに入力することにより、前記低周波成分を検
出し、この低周波成分の周期およびレベル等から
パルストリオの有無、密度および極性等を検出し
て中継器等の試験を行なつていた。しかしながら
このような従来形の方法には、前述のように、試
験装置が複雑化しかつIC化が困難であるという
不都合があつた。
本発明の１実施例に係わるパルストリオ検出回
路は、このような従来形の方法とは異なりパルス
トリオの有無をデイジタル的に検出するもので、
第３図にその回路を示す。第３図のパルストリオ
検出回路は、バイポーラ・ユニポーラ変換回路１
０、バイポーラバイオレーシヨン検出回路１１、
カウンタ１２、オアゲート１３、アンドゲート１
４，１５、他のカウンタ１６、およびインバータ
１７，１８，１９等によつて構成される。
路は、このような従来形の方法とは異なりパルス
トリオの有無をデイジタル的に検出するもので、
第３図にその回路を示す。第３図のパルストリオ
検出回路は、バイポーラ・ユニポーラ変換回路１
０、バイポーラバイオレーシヨン検出回路１１、
カウンタ１２、オアゲート１３、アンドゲート１
４，１５、他のカウンタ１６、およびインバータ
１７，１８，１９等によつて構成される。
第４図は、第３図の回路における各部の波形を
示すものであり、以下第４図を参照して第３図の
回路の動作を説明する。バイポーラ・ユニポーラ
変換回路１０の入力端ａに例えば第４図ａに示す
ようなパルストリオ列が印加されたものとする。
バイポーラ・ユニポーラ変換回路１０は、入力バ
イポーラパルスが正極性パルスの場合は＋NRZ
出力端子に正極性のパルスを出力する。また、入
力バイポーラパルスが負極性のパルスの場合には
−NRZ出力端子に正極性のパルスを出力する。
これらの両出力端子のパルスはバイポーラ・バイ
オレーシヨン検出回路１１に入力され、同じ出力
端子、例えば＋NRZ出力端子から連続して２ビ
ツト以上のパルスが入力された場合にはバイオレ
ーシヨンエラーパルスを出力する。従つて、バイ
ポーラ・ユニポーラ変換回路１０に入力されるパ
ルス信号において、同極性のパルスが２個以上連
続して入力された場合はバイオレーシヨン検出回
路１１の出力からバイオレーシヨンエラーパルス
が出力される。このバイオレーシヨンエラーパル
スは第４図ｂに示すように連続する同極性パルス
のうちの後側のパルスの時点に出力される。一
方、バイポーラ・ユニポーラ変換回路１０の＋
NRZ出力端子および−NRZ出力端子の信号はオ
アゲート１３に印加され該オアゲート１３の出力
端Ｃには第４図ｃに示すようにユニポーラパルス
が出力され、このユニポーラパルスがカウンタ１
２の計数入力端子INに印加される。カウンタ１
２は、この入力されたユニポーラパルスを計数
し、各出力端子QAないしQDに各桁の出力を発生
する。また、カウンタ１２のクリア端子CLRに
はバイオレーシヨンエラー検出器１１からのエラ
ーパルスが印加され、このエラーパルスによつて
カウンタ１２の計数値がクリアされ０となる。従
つて、カウンタ１２における計数およびクリア動
作がそれぞれ入力信号およびクリア信号の例えば
立下がりで行なわれるものとすると、第４図ａに
示すようなパルストリオ列が入力された場合に
は、バイオレーシヨンエラーパルスの発生してい
る時点においてカウンタ１２の計数値が２とな
る。即ち、バイオレーシヨンエラーパルス間のユ
ニポーラパルスの数が２となる。カウンタ１２の
計数値が２となつた場合には、出力QA、QC、QD
はいずれも“０”即ち低レベルとなり、出力QB
のみが“１“即ち高レベルとなる。従つて、アン
ドゲート１４の出力ｄが高レベルとなり、この出
力ｄとバイオレーシヨンエラー検出器１１の出力
ｂとが入力されるアンドゲート１５の出力ｅが
“１”即ち高レベルとなりパルストリオが検出さ
れる。カウンタ１６は、アンドゲート１５の出力
ｅ即ち検出パルスが所定時間内に予め定められた
数以上入力された場合に例えば高レベルの出力を
発生し、伝送路等のエラーによつてパルストリオ
の判定が誤つて行なわれた場合に対処している。
示すものであり、以下第４図を参照して第３図の
回路の動作を説明する。バイポーラ・ユニポーラ
変換回路１０の入力端ａに例えば第４図ａに示す
ようなパルストリオ列が印加されたものとする。
バイポーラ・ユニポーラ変換回路１０は、入力バ
イポーラパルスが正極性パルスの場合は＋NRZ
出力端子に正極性のパルスを出力する。また、入
力バイポーラパルスが負極性のパルスの場合には
−NRZ出力端子に正極性のパルスを出力する。
これらの両出力端子のパルスはバイポーラ・バイ
オレーシヨン検出回路１１に入力され、同じ出力
端子、例えば＋NRZ出力端子から連続して２ビ
ツト以上のパルスが入力された場合にはバイオレ
ーシヨンエラーパルスを出力する。従つて、バイ
ポーラ・ユニポーラ変換回路１０に入力されるパ
ルス信号において、同極性のパルスが２個以上連
続して入力された場合はバイオレーシヨン検出回
路１１の出力からバイオレーシヨンエラーパルス
が出力される。このバイオレーシヨンエラーパル
スは第４図ｂに示すように連続する同極性パルス
のうちの後側のパルスの時点に出力される。一
方、バイポーラ・ユニポーラ変換回路１０の＋
NRZ出力端子および−NRZ出力端子の信号はオ
アゲート１３に印加され該オアゲート１３の出力
端Ｃには第４図ｃに示すようにユニポーラパルス
が出力され、このユニポーラパルスがカウンタ１
２の計数入力端子INに印加される。カウンタ１
２は、この入力されたユニポーラパルスを計数
し、各出力端子QAないしQDに各桁の出力を発生
する。また、カウンタ１２のクリア端子CLRに
はバイオレーシヨンエラー検出器１１からのエラ
ーパルスが印加され、このエラーパルスによつて
カウンタ１２の計数値がクリアされ０となる。従
つて、カウンタ１２における計数およびクリア動
作がそれぞれ入力信号およびクリア信号の例えば
立下がりで行なわれるものとすると、第４図ａに
示すようなパルストリオ列が入力された場合に
は、バイオレーシヨンエラーパルスの発生してい
る時点においてカウンタ１２の計数値が２とな
る。即ち、バイオレーシヨンエラーパルス間のユ
ニポーラパルスの数が２となる。カウンタ１２の
計数値が２となつた場合には、出力QA、QC、QD
はいずれも“０”即ち低レベルとなり、出力QB
のみが“１“即ち高レベルとなる。従つて、アン
ドゲート１４の出力ｄが高レベルとなり、この出
力ｄとバイオレーシヨンエラー検出器１１の出力
ｂとが入力されるアンドゲート１５の出力ｅが
“１”即ち高レベルとなりパルストリオが検出さ
れる。カウンタ１６は、アンドゲート１５の出力
ｅ即ち検出パルスが所定時間内に予め定められた
数以上入力された場合に例えば高レベルの出力を
発生し、伝送路等のエラーによつてパルストリオ
の判定が誤つて行なわれた場合に対処している。
(7) 発明の効果
このように、本発明によれば、パルストリオ
を、デジタル的に検出するから、パルストリオ検
出回路を集積回路化することが容易に可能とな
り、また従来形の方式のようにバンドパスフイル
タ等を用いながら中継器試験装置の低価格化を計
ることができるとともに、パルストリオの検出を
的確に行なうことが可能となる。
を、デジタル的に検出するから、パルストリオ検
出回路を集積回路化することが容易に可能とな
り、また従来形の方式のようにバンドパスフイル
タ等を用いながら中継器試験装置の低価格化を計
ることができるとともに、パルストリオの検出を
的確に行なうことが可能となる。
第１図は、本発明の１実施例に係わるパルスト
リオ検出回路を用いて伝送路等の試験が行なわれ
るデジタル通信システムの構成を示すブロツク回
路図、第２図は、パルストリオを含む試験用信号
の構成を示す概略的波形図、第３図は、本発明の
１実施例に係わるパルストリオ検出回路を示すブ
ロツク回路図、そして第４図は、第３図の回路の
動作を説明するための波形図である。 １，１′……端局回路、２，２′……端局中継
器、２−１，２′−１，２−２，２′−２……増幅
器、３，３′……端局部、４，５……中間中継器、
４−１，４−２，５−１，５−２……増幅器、
６，７……中継線路、１０……バイポーラ・ユニ
ポーラ変換換器、１１……バイポーラバイオレー
シヨン検出器、１２……カウンタ、１３……オア
ゲート、１４，１５……アンドゲート、１６……
カウンタ。
リオ検出回路を用いて伝送路等の試験が行なわれ
るデジタル通信システムの構成を示すブロツク回
路図、第２図は、パルストリオを含む試験用信号
の構成を示す概略的波形図、第３図は、本発明の
１実施例に係わるパルストリオ検出回路を示すブ
ロツク回路図、そして第４図は、第３図の回路の
動作を説明するための波形図である。 １，１′……端局回路、２，２′……端局中継
器、２−１，２′−１，２−２，２′−２……増幅
器、３，３′……端局部、４，５……中間中継器、
４−１，４−２，５−１，５−２……増幅器、
６，７……中継線路、１０……バイポーラ・ユニ
ポーラ変換換器、１１……バイポーラバイオレー
シヨン検出器、１２……カウンタ、１３……オア
ゲート、１４，１５……アンドゲート、１６……
カウンタ。
Claims (1)
- １ 入力バイポーラ信号をユニポーラ信号に変換
するバイポーラ・ユニポーラ変換回路、前記入力
バイポーラ信号のバイポーラバイオレーシヨンを
検出するバイオレーシヨン検出回路、前記バイポ
ーラ・ユニポーラ変換回路の出力パルスを計数
し、前記バイオレーシヨン検出回路の出力によつ
てリセツトされるカウンタ、該カウンタの計数値
が“２”であることを検出するデコーダ回路およ
び該デコーダ回路の出力および前記バイオレーシ
ヨン検出回路の出力に接続されバイオレーシヨン
パルス間の入力パルス数が“２”であることを検
出するゲート回路を具備することを特徴とするパ
ルストリオ検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16485182A JPS5955663A (ja) | 1982-09-24 | 1982-09-24 | パルストリオ検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16485182A JPS5955663A (ja) | 1982-09-24 | 1982-09-24 | パルストリオ検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5955663A JPS5955663A (ja) | 1984-03-30 |
| JPH0133063B2 true JPH0133063B2 (ja) | 1989-07-11 |
Family
ID=15801121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16485182A Granted JPS5955663A (ja) | 1982-09-24 | 1982-09-24 | パルストリオ検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5955663A (ja) |
-
1982
- 1982-09-24 JP JP16485182A patent/JPS5955663A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5955663A (ja) | 1984-03-30 |
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