JPS5958528A - キ−入力装置 - Google Patents
キ−入力装置Info
- Publication number
- JPS5958528A JPS5958528A JP57169060A JP16906082A JPS5958528A JP S5958528 A JPS5958528 A JP S5958528A JP 57169060 A JP57169060 A JP 57169060A JP 16906082 A JP16906082 A JP 16906082A JP S5958528 A JPS5958528 A JP S5958528A
- Authority
- JP
- Japan
- Prior art keywords
- line
- key
- data
- shift register
- lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M11/00—Coding in connection with keyboards or like devices, i.e. coding of the position of operated keys
- H03M11/20—Dynamic coding, i.e. by key scanning
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Input From Keyboards Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、データバスを有するシステムに接続されるキ
ー人力装置に関し、特にプログラムによるキー走査の処
理時間を短縮しようとするものである。
ー人力装置に関し、特にプログラムによるキー走査の処
理時間を短縮しようとするものである。
従来技術と問題点
従来のキー人力装置には、第１図（ａ）に示す様にアド
レスバスをデコーダＩおよびデータセレクタ３に接続し
、該バスを通して送られるアドレスビット群の一部をデ
コーダＩでデコードしてキーマトリクス２のＹ線を選択
し、該ビット群の残部で該マトリクスのＸ線をデータセ
レクタ３により選択し、これらのＸ、 Ｙ線の交点のキ
ー情報をパスドライバ４を通してデータバスに取出す方
式、或いは同図（ｂ）のようにエンコーダ５を設けてそ
のデータ出力をデータバスに接続する方式がある。いず
れの例においてもキーマトリクス２の各キー（図示せず
）はＸ線とＹ線との交点に置かれ、ｘ−８゜Ｙ＝８であ
れば８Ｘ８＝６４のキーからなるマトリクスが構成され
る。
レスバスをデコーダＩおよびデータセレクタ３に接続し
、該バスを通して送られるアドレスビット群の一部をデ
コーダＩでデコードしてキーマトリクス２のＹ線を選択
し、該ビット群の残部で該マトリクスのＸ線をデータセ
レクタ３により選択し、これらのＸ、 Ｙ線の交点のキ
ー情報をパスドライバ４を通してデータバスに取出す方
式、或いは同図（ｂ）のようにエンコーダ５を設けてそ
のデータ出力をデータバスに接続する方式がある。いず
れの例においてもキーマトリクス２の各キー（図示せず
）はＸ線とＹ線との交点に置かれ、ｘ−８゜Ｙ＝８であ
れば８Ｘ８＝６４のキーからなるマトリクスが構成され
る。
第１図＋ａ）の方式でＸ＝１６．Ｙ−１６であれば、ア
ドレスは８ビツト、そのうちの４ビツトがデータセレク
タ３に供給されてＸ線の１本を選択し、また残りの４ビ
ツトがデコーダｌに供給されてＹ線の１本を選択する。
ドレスは８ビツト、そのうちの４ビツトがデータセレク
タ３に供給されてＸ線の１本を選択し、また残りの４ビ
ツトがデコーダｌに供給されてＹ線の１本を選択する。
Ｙ線の選択はＹ線を０レヘルにする（グランドに落す）
ことで行なわれ、Ｘ線の選択はＸ線を出方線へ接続する
ことで行なわれる。そして、選択されたＸ、Ｙ線の交点
のキーがオン（閉成）であれば０、オフであれば１とい
うデータがデータバス上に読み出される。この第１図＋
ａＪ方式の欠点は、ＣＰＵが順次アドレスを切換えて各
キーを１つずつ選択するため処理時間が長くなる点であ
る。上記の８ヒントアドレスを用いる場合ＣＰＵは２８
＝ ２５６回アドレス送出、データ読取りを繰り返す必
要があり、これによりマトリクス全体が１回走査される
。
ことで行なわれ、Ｘ線の選択はＸ線を出方線へ接続する
ことで行なわれる。そして、選択されたＸ、Ｙ線の交点
のキーがオン（閉成）であれば０、オフであれば１とい
うデータがデータバス上に読み出される。この第１図＋
ａＪ方式の欠点は、ＣＰＵが順次アドレスを切換えて各
キーを１つずつ選択するため処理時間が長くなる点であ
る。上記の８ヒントアドレスを用いる場合ＣＰＵは２８
＝ ２５６回アドレス送出、データ読取りを繰り返す必
要があり、これによりマトリクス全体が１回走査される
。
ｆｆ１１図（ｂ）の方式の欠点はＬＳＩ化されたエンコ
ーダ５を用いるため高価になることである。エンコーダ
５の内部にはキーマトリクス２のＹ線を選択するデコー
ダ５ａ、そのＸ線を選択するセレクタ５ｂが設けられて
いるので、マトリクスの選択の仕方は（ａ）の方式と変
らない。但し、セレクタ５ｂの出力が直接バスドライバ
４に与えられるのではなく、ＲＯＭを用いた変換テーブ
ル５Ｃでコードに変換されて出力される。このためデー
タバスにつながるＣＰＵ （図示せず）はそのコードデ
ータを直接使用することができる。この点（ａｌの方式
ではＣＰＵ側で受取ったキーのオン情報をコード変換す
る必要がある。（ｂ）の５ｄはコントローラである。
ーダ５を用いるため高価になることである。エンコーダ
５の内部にはキーマトリクス２のＹ線を選択するデコー
ダ５ａ、そのＸ線を選択するセレクタ５ｂが設けられて
いるので、マトリクスの選択の仕方は（ａ）の方式と変
らない。但し、セレクタ５ｂの出力が直接バスドライバ
４に与えられるのではなく、ＲＯＭを用いた変換テーブ
ル５Ｃでコードに変換されて出力される。このためデー
タバスにつながるＣＰＵ （図示せず）はそのコードデ
ータを直接使用することができる。この点（ａｌの方式
ではＣＰＵ側で受取ったキーのオン情報をコード変換す
る必要がある。（ｂ）の５ｄはコントローラである。
発明の目的
本発明は、高価なエンコーダを要せず、しかもＣＰＵに
よるキーマトリクスの読取り所要時間を大幅に低減でき
るキー人力装置を提案しようとするものである。
よるキーマトリクスの読取り所要時間を大幅に低減でき
るキー人力装置を提案しようとするものである。
発明の構成
本発明は、複数本のＸ線と複数本のＹ線の各交点にそれ
ぞれキーを配設してなるキーマトリクスと、該複数本の
Ｘ線とデータバスとの間に接続されたハスドライバと、
該複数本のＹ線の各駆動端にそれぞれ各段の出力端が接
続された並列入力可能なシフトレジスタとを備え、常時
は中央処理装置からデータバスを通して該シフトレジス
タに全Ｙ線選択用のデータをロードしてキー押下監視を
行ない、キー押下が検出されたら１本のＹ線を選択する
データを該シフトレジスタにロードし、そして順次リー
ド命令を出して該シフトレジスタをシフトしかつ該デー
タバスおよびバスドライバを通し−て該キーマトリクス
の状態をＹ線単位で検知するようにしてなることを特徴
とするが、以下図示の実施例を参照しながらこれを詳細
に説明する。
ぞれキーを配設してなるキーマトリクスと、該複数本の
Ｘ線とデータバスとの間に接続されたハスドライバと、
該複数本のＹ線の各駆動端にそれぞれ各段の出力端が接
続された並列入力可能なシフトレジスタとを備え、常時
は中央処理装置からデータバスを通して該シフトレジス
タに全Ｙ線選択用のデータをロードしてキー押下監視を
行ない、キー押下が検出されたら１本のＹ線を選択する
データを該シフトレジスタにロードし、そして順次リー
ド命令を出して該シフトレジスタをシフトしかつ該デー
タバスおよびバスドライバを通し−て該キーマトリクス
の状態をＹ線単位で検知するようにしてなることを特徴
とするが、以下図示の実施例を参照しながらこれを詳細
に説明する。
発明の実施例
第２図は本発明の一実施例で、６はキーマトリクス２の
８本のＹ線Ｙｏ〜Ｙ７を選択するパラレルロード型の８
ビツトのシフトレジスタ、７はＣＰＵ（中央処理装置）
、２ａは６４個のキーの１つである。レジスタ６はＣＰ
Ｕ７からのライト命令でデータバス上の８ビノトデーク
（これは後述するようにＣＰＵからのもの）をパラレル
に取り込む。そして、このデータをシフトするのはＣＰ
ｔＪ７からのリード命令によるが、レジスタ６の出力か
ら入力にかけて帰還ループ６ａが構成されているので、
シフト時にはリングカウンタとして機能する。バスドラ
イバ（トライステートバッファ）４ばキーマトリクス２
の８本のＸ線Ｘｏ”Ｘ７のレヘルをパラレルに出力する
が、その期間はＣＰＵ７がリード命令を出力する場合だ
けである（ライト命令時はトライステートバッファは高
インピーダンス状態）。ＣＰｔＪ７にはキーマトリクス
２と同しビット数の７トリクスメモリ （ＲＡＭ）とコ
ードテーブル（ＲＯＭ）を設ける。第３図はこのマトリ
クスメモリ８の説明図である。メモリ８には初期に全て
１を書込んでおき、キーマトリクス２側でオンしたキー
が検出されたら後述する手順で該当するヒントを０にす
る。第３図の例はＸｏ、Ｙｏの交点のキーが押された場
合を示している。上記のコードテーブルはメモリ８の内
容に対応するコードを発生する。この場合ロックアウト
方式をとれば１ザイクル中のメモリ８の最初の変化だけ
に対応したコードを発生ずるが、ロールオーバ一方式を
とれば全ての変化に対応した各コードを発生する。
８本のＹ線Ｙｏ〜Ｙ７を選択するパラレルロード型の８
ビツトのシフトレジスタ、７はＣＰＵ（中央処理装置）
、２ａは６４個のキーの１つである。レジスタ６はＣＰ
Ｕ７からのライト命令でデータバス上の８ビノトデーク
（これは後述するようにＣＰＵからのもの）をパラレル
に取り込む。そして、このデータをシフトするのはＣＰ
ｔＪ７からのリード命令によるが、レジスタ６の出力か
ら入力にかけて帰還ループ６ａが構成されているので、
シフト時にはリングカウンタとして機能する。バスドラ
イバ（トライステートバッファ）４ばキーマトリクス２
の８本のＸ線Ｘｏ”Ｘ７のレヘルをパラレルに出力する
が、その期間はＣＰＵ７がリード命令を出力する場合だ
けである（ライト命令時はトライステートバッファは高
インピーダンス状態）。ＣＰｔＪ７にはキーマトリクス
２と同しビット数の７トリクスメモリ （ＲＡＭ）とコ
ードテーブル（ＲＯＭ）を設ける。第３図はこのマトリ
クスメモリ８の説明図である。メモリ８には初期に全て
１を書込んでおき、キーマトリクス２側でオンしたキー
が検出されたら後述する手順で該当するヒントを０にす
る。第３図の例はＸｏ、Ｙｏの交点のキーが押された場
合を示している。上記のコードテーブルはメモリ８の内
容に対応するコードを発生する。この場合ロックアウト
方式をとれば１ザイクル中のメモリ８の最初の変化だけ
に対応したコードを発生ずるが、ロールオーバ一方式を
とれば全ての変化に対応した各コードを発生する。
以下、第４図の動作フローを参照しながら動作を説明す
る。初期状態でＣＰＵ７はライト信号（命令）を出すと
共にデータバス上にオール０のデータを出し、これをレ
ジスタ６に取り込ませる。
る。初期状態でＣＰＵ７はライト信号（命令）を出すと
共にデータバス上にオール０のデータを出し、これをレ
ジスタ６に取り込ませる。
レジスタ６がオールＯを取込むと、全Ｙ線Ｙｏ〜Ｙ７は
そのレジスタ６との接続端がグラントレヘルにされる。
そのレジスタ６との接続端がグラントレヘルにされる。
次にリート信号（命令）を出すとバスドライバ４が活性
化される即ちＸ線とデータバスとが接続されるので、い
ずれかのキーか押されていればデータバス上にＯが生ず
る。もし、全てのキーがオフ状態であればデータバス上
はオール１であるから、ＣＰＵ７は以後も適当なタイミ
ングでリード信号を繰り返し出す。この間はレジスタ６
の内容はオールＯのままである（リード信号でシフトし
ても変らない）。
化される即ちＸ線とデータバスとが接続されるので、い
ずれかのキーか押されていればデータバス上にＯが生ず
る。もし、全てのキーがオフ状態であればデータバス上
はオール１であるから、ＣＰＵ７は以後も適当なタイミ
ングでリード信号を繰り返し出す。この間はレジスタ６
の内容はオールＯのままである（リード信号でシフトし
ても変らない）。
このリード動作でデータバス上に０が出力されたら、Ｃ
ＰＵ７はこれを検出して再びライト信号を出す。そして
、この場合は１ビツトだけ０の８ヒツトデータをデータ
バス上に出してレジスタ６に取り込ませる。これはどの
キーが押されたかを検出するためである。即ち、レジス
タ６にロードされたデータがＹｏからＹ７にかけて０１
１１１１１１であるとすれば、次のリード動作ではＹ線
Ｙｏだけが選択される。このときＸｏ、Ｙｏの交点のキ
ー２ａがオンであればデータバス上の対応するビットだ
けが０となった１ハイドのデータが得られる。しかし、
１回目のリードでＯが検出されなけれは再びリート信号
を出し、レジスタ６内のデータを１ピノ１−シフトする
。これによりＹ線Ｙ＋が選択される。このり−１・信号
を８回出力するとレジスタ６の内容ば１１１１１１１０
となるので最後のＹ線Ｙ７が選択され、これにより全マ
トリクス中のどのキーが押されたかを検出できる。
ＰＵ７はこれを検出して再びライト信号を出す。そして
、この場合は１ビツトだけ０の８ヒツトデータをデータ
バス上に出してレジスタ６に取り込ませる。これはどの
キーが押されたかを検出するためである。即ち、レジス
タ６にロードされたデータがＹｏからＹ７にかけて０１
１１１１１１であるとすれば、次のリード動作ではＹ線
Ｙｏだけが選択される。このときＸｏ、Ｙｏの交点のキ
ー２ａがオンであればデータバス上の対応するビットだ
けが０となった１ハイドのデータが得られる。しかし、
１回目のリードでＯが検出されなけれは再びリート信号
を出し、レジスタ６内のデータを１ピノ１−シフトする
。これによりＹ線Ｙ＋が選択される。このり−１・信号
を８回出力するとレジスタ６の内容ば１１１１１１１０
となるので最後のＹ線Ｙ７が選択され、これにより全マ
トリクス中のどのキーが押されたかを検出できる。
この場合、ループ６ａは尾端ビットの先頭ビットへの帰
還に用いられるが、シフト時には初段ビットには１か書
き込まれるようにしておけばこの帰還ループは不要であ
る。マトリクスメモリ８内の内容は初めオール１である
が、動作を開始すると読取りデータが格納され始める。
還に用いられるが、シフト時には初段ビットには１か書
き込まれるようにしておけばこの帰還ループは不要であ
る。マトリクスメモリ８内の内容は初めオール１である
が、動作を開始すると読取りデータが格納され始める。
そして今回のシフトで１バイトずつデータが読出された
らそれを一旦レジスタに取り込む等してメモリ内のデー
タと比較し、これにより該当するＹ線のキー列に変化が
あったか否かを検出する。そして変化の有無に関係なく
メモリ８内のデータは新しいものに更新するが、特に今
回のデータが０のビットを含む新たなデータに変化して
いるときはそれでコードテーブルをアクセスしてキーコ
ードを発生する。
らそれを一旦レジスタに取り込む等してメモリ内のデー
タと比較し、これにより該当するＹ線のキー列に変化が
あったか否かを検出する。そして変化の有無に関係なく
メモリ８内のデータは新しいものに更新するが、特に今
回のデータが０のビットを含む新たなデータに変化して
いるときはそれでコードテーブルをアクセスしてキーコ
ードを発生する。
このように今回のデータと前回のデータを比較すること
で変化を発見しようとするのはロールオーバ一方式をと
ろうとするためで、ロックアウト式の場合はメモリ８も
不要であるく直接コードテーブルをアクセスする）。第
４図のフローはここまでの動作を示している。
で変化を発見しようとするのはロールオーバ一方式をと
ろうとするためで、ロックアウト式の場合はメモリ８も
不要であるく直接コードテーブルをアクセスする）。第
４図のフローはここまでの動作を示している。
尚、レジスタ６にオールＯを格納しておき、さらに全て
のＸ線Ｘｏ−Ｘ７のアンド出力をＣＰＵ７への割込みに
使用すれば、ＣＰＵ７が全キーのオフ時に繰返しリード
動作を行う必要がなくなる。
のＸ線Ｘｏ−Ｘ７のアンド出力をＣＰＵ７への割込みに
使用すれば、ＣＰＵ７が全キーのオフ時に繰返しリード
動作を行う必要がなくなる。
つまり、ＣＰＵ７は割込みが発生したらレジスタ６に１
ヒントだけＯのパターンを書込み、上記と同様のシフト
を行えばよい。第５図はこの割込みによる処理フローで
ある。
ヒントだけＯのパターンを書込み、上記と同様のシフト
を行えばよい。第５図はこの割込みによる処理フローで
ある。
発明の効果
以上述べたように本発明では第１図（ｂｌのようなエン
コーダをハード構成としては設けないので安価に実施で
きる。しかも、キーマトリクスからのデータの読込みは
Ｙ線の数に対応した回数（実施例では８回）で済むので
、第１図（ａｌの方式（これはＸ＝Ｙ＝８なら６４回の
読取りが必要）に比しはるかに短い時間（実施例では８
回の読取り）で処理することができる。特に第５図のよ
うに割込みを利用すれば更にＣＰＵの負担は軽減される
。
コーダをハード構成としては設けないので安価に実施で
きる。しかも、キーマトリクスからのデータの読込みは
Ｙ線の数に対応した回数（実施例では８回）で済むので
、第１図（ａｌの方式（これはＸ＝Ｙ＝８なら６４回の
読取りが必要）に比しはるかに短い時間（実施例では８
回の読取り）で処理することができる。特に第５図のよ
うに割込みを利用すれば更にＣＰＵの負担は軽減される
。
第１図は従来のキー人力装置の構成図、第２図は本発明
の一実施例を示す構成図、第３図はＣＰＵ側のマトリク
スメモリの説明図、第４図は第２図の動作を示すフロー
チャー１・、第５図は本発明の他の実施例を示すフロー
チャートである。 図中、２はキーマトリクス、２ａはキー、４はハスドラ
イバ、６はシフｉ・レジスタ、７はＣＰＵである。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 第１図 第３図
の一実施例を示す構成図、第３図はＣＰＵ側のマトリク
スメモリの説明図、第４図は第２図の動作を示すフロー
チャー１・、第５図は本発明の他の実施例を示すフロー
チャートである。 図中、２はキーマトリクス、２ａはキー、４はハスドラ
イバ、６はシフｉ・レジスタ、７はＣＰＵである。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 第１図 第３図
Claims (1)
- 複数本のＸ線と複数本のＹ線の各交点にそれぞれキーを
配設してなるキーマトリクスと、該複数本のＸ線とデー
タバスとの間に接続されたパスドライバと、該複数本の
Ｙ線の各駆動端にそれぞれ各段の出力端が接続された並
列入力可能なシフトレジスタとを備え、常時は中央処理
装置からデータバスを通して該シフトレジスタに全Ｙ線
選択用のデータをロードしてキー押下監視を行ない、キ
ー押下が検出されたら１本のＹ線を選択するデータを該
シフトレジスタにロードし、そして順次リード命令を出
して該シフトレジスタをシフトしかつ該データバスおよ
びパスドライバを通して該キーマトリクスの状態をＹ線
単位で検知するようにしてなることを特徴とするキー人
力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169060A JPS5958528A (ja) | 1982-09-28 | 1982-09-28 | キ−入力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169060A JPS5958528A (ja) | 1982-09-28 | 1982-09-28 | キ−入力装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5958528A true JPS5958528A (ja) | 1984-04-04 |
Family
ID=15879595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57169060A Pending JPS5958528A (ja) | 1982-09-28 | 1982-09-28 | キ−入力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5958528A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49113529A (ja) * | 1973-02-26 | 1974-10-30 | ||
| JPS5250628A (en) * | 1975-10-22 | 1977-04-22 | Fujitsu Ltd | Key input reading system |
| JPS533122A (en) * | 1976-06-30 | 1978-01-12 | Canon Inc | Input unit |
| JPS5477532A (en) * | 1977-12-02 | 1979-06-21 | Matsushita Electric Ind Co Ltd | Key identifying circuit |
-
1982
- 1982-09-28 JP JP57169060A patent/JPS5958528A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49113529A (ja) * | 1973-02-26 | 1974-10-30 | ||
| JPS5250628A (en) * | 1975-10-22 | 1977-04-22 | Fujitsu Ltd | Key input reading system |
| JPS533122A (en) * | 1976-06-30 | 1978-01-12 | Canon Inc | Input unit |
| JPS5477532A (en) * | 1977-12-02 | 1979-06-21 | Matsushita Electric Ind Co Ltd | Key identifying circuit |
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