JPS6352244A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野ｊ この発明は、例えば、画像データを記憶するとともに、
画像データを書き込む際に所定データとの論理演算等を
容易に行うことができるメモリ装置に関する。

「従来の技術」 画像表示に使用されるメモリは、多色表示、高解像度表
示の要求に応じて高速かつ大容量化する傾向にある。そ
して、画像表示用の画像データが記憶されるフレームバ
ッファの容量は、表示エリアの大きさと解像度に比例す
るとともに、表示画面の数（画面を予め複数用意してお
く場合など）や表示色の数に対応して増加する。

例えば、１６色表示を行う場合は、カラーコードとして
４ビツト必要であるから、フレームバッファとして第１
８図に示すように４面分のフレームメモリＦ　Ｍ　Ｏ〜
Ｆ　Ｍ　３を必要とする。この場合、各フレームメモリ
Ｆ　Ｍ　Ｏ〜Ｆ　Ｍ　３の同一ビット位置にある＠線で
囲んだデータ（この破線の方向を、以下ピクセル方向と
いう）が、表示面上の１ドツトに対応する。そして、画
像表示を行う際は、各フレームメモリＦＭＯ〜ＦＭ３の
ピクセル毎に、データを表示面のスキャンに従って順次
読み出し、これにより、多数色表示を可能としている。

また、実際には、高画質化に伴ってフレームメモリＦ　
ＭＯ〜Ｆ　Ｍ　３として、デュアルポートメモリを４面
並列に設け、各面のシリアルデータ出力端から、ピクセ
ルデータを同期して読み出す方法が一般に採られている
。なお、第１８図に示す場合において、ワード単位でア
クセスを行う際のアクセス方向を、以下ワード方向とい
う（図では１点鎖線の矢印で示す）。

「発明が解決しようとする問題点」 ところで、画像処理においては、カラーコード（画像デ
ータ）を書き込む際に、所定のカラーコードとの一致・
不一致を検出したり、あるいは、所定のカラーコードと
の論理演算を行う場合がある。

ここで、論理演算を行う場合とは、画像合成、打ち抜き
表示、画像の一部移動等を行う場合であり、例えば、背
景画像、パターン画像、およびパターン色データとして
、デスティネーションデータ、パターンデータおよびソ
ースデータが各々設定されている場合に、これらのデー
タ間で論理演算を行うことにより、背景上にパターン画
像を表示し、かつ、パターン画像の色をソースデータに
よって指定された色とする表示を行う場合である。

そして、このような処理を行う場合、パターンデータ、
ソースデータ、デスティネーションデータあるいは比較
検出用のデータは、画像処理にあっては極めて高速に書
き変える必要がある。しかしながら、従来は、メモリ装
置を制御するＣＰＵ（中央処理装置）やグラフィックコ
ントローラが上述した処理を行っているため、書き換え
速度の高速化が極めて困錐となる問題があっｆこ。また
、ＣＩ）Ｕ等の制御プログラムが複離化するとともに、
演ｐ、すべきカラーコードか多い場合なとは、演算の種
類が増え、その種類等を指定するための処理が複雑とな
る問題も生じた。

この発明は、上述した事情に鑑みてなされｒこもので、
メモリ部とは異なる箇所において各種データを記憶し得
るとともに、このデータの書き換えを極めて高速で行う
ことができるメモリ装置を提供することを目的としてい
る。

「問題点を解決するための手段」 この発明は、上述した問題を解決するために、アクセス
アドレスが確定した後、そのアドレスにより指定される
メモリ部からリードデータか出力されるように構成され
ているメモリ装置において、データが記憶されるレジス
タを前記メモリ部とは別個に有するとともに、前記メモ
リ部のリードサイクル中の読出データが確定したタイミ
ングにおいて前記レジスタに対するロード信号をアクテ
ィブとするレジスタロード手段を具備している。

「作用　」 メモリ部のリードサイクル中において、前記レジスタロ
ード手段の動作により、前記レジスタに対してメモリ部
からの読出データが瞬時に書き込まれる。

「実施例」 以下、図面を参照してこの発明の実施例について説明す
る。

９実施例の全体構成 第１図は、この発明の一実施例の全体構成を示すブロッ
ク図である。この図において、Ｍ　ｏ　”−ＩＶＩ　７
は、各々１ビツトｘ６４Ｋ（あるいは１２８Ｋ）のメモ
リであり、各々が並列接続されて８ビツト×６４Ｋ（あ
るいは１２８Ｋ）のメモリブロックＭＢＯを構成してい
る。ＢＴｌ、−ＢＴＩ、は、各々メモリＭ。−Ｍ、とデ
ータバスＩＯｏ〜１０．との間のデータの授受をビット
毎に制御するビットインターフェイスであり、ＰＸＩ−
０はデータバス■０ｐ−ｏとの間でビクセル方向のいず
れかｌビットのデータ（以下、ビクセルデータという）
の授受を行うとともに、チップセレクトデータあるいは
後述するブレーンマスクデータの読み込みを行うビクセ
ルインターフェイス回路である。このビクセルインター
フェイス回路ＰＸＩ−０は、ヒツトインターフェイスＢ
　Ｔ　Ｉ　ｏ〜Ｂ　Ｔ　Ｉ　？のいずれかを介してメモ
リＭ０〜Ｍ７のいずれかとビクセルデータの授受を行う
ようになっており、また、チップセレクトデータおよび
プレーンマスクデータに基づく制御信号を、ビットイン
ターフェイスＢＴＩＯ〜ＢＴ１．およびタイミング・コ
マンド・コントロール回路ＴＣＣに供給するようになっ
ている。

タイミング・コマンド・コントロール回路ＴＣＣは、外
部からアドレスバスＡＯ〜Ａ７を介して供給されるアド
レスデータ、アウトプットイネーブル信号（制御信号）
ＯＥ、ライトイネーブル信号”ｉＶ　Ｅ　、ロウアドレ
ス・ストローブ信号ＲＡＳ、およびカラムアドレス・ス
トローブ信号ＣＡＳ等に基づいてメモリブロックＭＢＯ
のアクセス制御および回路各部のタイミングの制御を行
う回路である。また、タイミング・コマンド・コントロ
ール回路ＴＣＣは、ビットインターフェイスＢＴＩＯ〜
ＢＴＩ７から供給されるビットマスクデータ（後述）の
値によって、メモリＭ。−Ｍ７のライトイネーブル信号
を制御するようになっている。さらに、タイミング・コ
マンド・コントロール回路ＴＣＣは、アドレスバス、へ
０〜Ａ７から供給されるコマンドデータを解読し、この
解読結果に基づいて回路各部を適宜制御するようになっ
ている。

上述した構成要素により、メモリ装置＃ＯＭが構成され
ている。そして、この実施例は、メモリ装置＃ＯＭおよ
びこれと同一構成のメモリ装置＃ＩＭ〜＃３Ｍの合計４
つの部分から成っている。

この場合、各メモリ装置＃１Ｍ〜＃３Ｍ内のメモリブロ
ックはＭＢＩ〜Ｍ　Ｂ　３と、ビクセルインターフェイ
スはｌ）　Ｘ　Ｉ　−１〜ＰＸＩ−３と、まｆこ、各ビ
クセルインターフェイスに接続されるデータバスはＩ　
Ｏｐ−１７−Ｉ　０ｐ−３と表して区別する。

第２図は、上記メモリ装置＃ＯＮ１〜＃３Ｎ１の接続状
態を示しており、この図に示すように各メモリ装置：　
ＯＭ　〜３３　ＭのデータバスＩ　Ｏｏ〜Ｉ　Ｏ？がビ
ット毎に共通接続され、また、各メモリ装置＃ＯＭ〜＃
３Ｍのデータバスｚｏｐ−ｏ〜■０ｐ−３が、各々個別
の配線となっている。

９実施例の各部の構成 以下、上述した回路各部の構成について、より詳細に説
明する。

（１）構成理解のための動作モードの概略始めに、回路
各部の構成の理解を容易にするｒこめに、この実施例に
おける動作モードについて簡単に説明する。

（ａ）ノーマルモード このモードは、メモリ装置＃ＯＭ〜＃　３　Ｍのいずれ
か１つを選択し、この選択したメモリ装置について８ビ
ット単位のデータアクセスを行うモードである。このモ
ードにおけるデータは、データバス１０．−１０７を介
して入出力される。すなわち、いずれか１つのメモリ装
置＃０〜１〜＃３　Ｍに対し、通常の８ビツトパラレル
のアクセスを行うモードである。

（ｂ）マスクモード このマスクモードは、入出力データのいずれか１または
２以上のビットがマスク可能となり、さらに、メモリ装
Ｒ；＃　ＯＭ〜９３　Ｍのいずれかｌまたは２以上がマ
スク可能となるモードである。また、このモードはさら
にワードアクセスモードとピクセルアクセスモードとに
分かれ、ワードアクセスモードの場合は、データバス１
００＝Ｉ０７を介してワード方向のデータの入出力が行
なわれ、ピクセルアクセスモードの場合はデータバス１
０９−０〜ｔｏｐ−３を介してピクセル方向のデータの
人出力が行なわれる。また、マスクモードにおいては、
いずれのビット、あるいは、いずれのメモリ装置もマス
クしないようにすることも可能となっている。。

ワードアクセスモードは、第１８図に示すメモリブロッ
クＭ　Ｂ　Ｏ＝　Ｍ　Ｂ　３のワード方向のデータ（−
点鎖線参照）をアクセスするモートであり、ビットマス
クを行う場合は、以下のようにする。例えば、第１８図
に示すｂ５．ｂ７ビツトのみをアクセスしたい場合には
、メモリブロックＭ　Ｂ　Ｏをワード方向にアクセスし
てｗｄｏ（８ビツト）をアクセスし、この８ビツトデー
タのうち、ｂ６．ｂ、以外のビットをマスクしてアクセ
スを禁止し、ｂ６．ｂ７をアクセスする。

また、ピクセルアクセスモードは、例えば、第１８図に
示すメモリブロックＭＢＯ〜Ｍ　Ｂ　３のビクセル方向
のアクセス（破線参照）を行うモードであり、ビットマ
スクを行う場合は、以下のようにする。例えば、第１８
図に示すＰｂ＋、Ｐｌ）２ビツトのみをアクセスする場
合は、ビクセルｐｃｏをアクセスするとともに、メモリ
ブロックＭＢＯ，ＭＢ３をマスクして、ｐｂ＋、ｐｂｔ
ビットをアクセスする。

以上が、この実施例における動作モードの概略である。

（ｎ）各部の構成 次に、第１図に示す回路各部の構成について説明する。

なお、メモリ装置＃ＯＭ〜＃３Ｍは、すべて同一構成で
あるから、以下の構成説明は、メモリ装置＃ＯＭを例に
とって行う。

［タイミング・コマンド・コントロール回路ＴＣＣＥこ
のタイミング・コマンド・コントロール回路ＴＣＣは、
第１図に示すように、タイミング・コントロール回路Ｔ
Ｃと、コマンド・コントロール回路ＣＣとから構成され
ており、第３図および第４図に各々の構成を示す。

一第３図においてＴａ＝Ｔｅは、各々制御信号入力端子
であり、端子Ｔａにはロウアドレス・ストローブ信号Ｒ
ＡＳが、端子Ｔｂにはメモリ装置＃ＯＭを選択するか否
かを指定するチップセレクト信号Ｃ８Ｗが、端子Ｔｃに
はカラムアドレス・ストローブ信号ＣＡＳが、端子Ｔｄ
にはライト・イネーブル信号Ｗ　Ｅが、端子Ｔｅにはア
ウトプット・イネーブル信号ＯＥが各々供給されるよう
になっている。ＤＬは、ロウアドレス・ストローブ信号
ＲＡＳを遅延させて信号ＲＡＳＤを作成するディレィで
あり、ＯＲＩはロウアドレス・ストローブ信号ＲＡＳと
信号ＲＡＳＤとの論理和をとってロウアドレス・ストロ
ーブ信号ＲＡ　Ｓのパルス幅を長＜シ１こ信号ｎ　Ａ　
Ｓ〜■を作成するオアゲートである。ＬＦＦ　１はチッ
プセレクト信号Ｃ８Ｗの（直を信号ＲＡＳＷの立ち上が
り時に取り込むラッチタイプフリップフロップ（以下Ｌ
タイプフリップフロップという）、ＡＮＩはノーマルモ
ードが指定されたことを検出してノーマルモードイネー
ブル信号Ｎ　Ｍ　Ｅを出力するアンドゲート、ＡＮ２は
マスクモードが指定されたことを検出してマスクモード
イネーブル信号１ｖＩ　Ｍ　Ｅを出力するアンドゲート
、ＡＮ３は後述するコマンド書込サイクルが指定された
ことを検出してコマンドイネーブル信号ＭＣＥを出力す
るアンドゲートである。ＬＦＦ２゜ＬＦＦ３．ＬＦＦ４
は、各々上記イネーブル信号Ｎ　Ｍ　Ｅ　、　Ｍ　Ｍ　
Ｅ　ＳＭ　ＣＥの値を信号ＲＡ　Ｓ　’ｖＶの立ち上が
り時において取り込むＬタイプフリップフロップであり
、その出力端から信号Ｎ　Ｍ　Ａ　、　Ｍ　ＫＡ、ＭＣ
Ｃを出力する。また、ＡＮ４〜ＡＮ９は、上記各信号お
よび他の回路から供給される制御信号に基づいて、図示
の信号を作成するアンドゲートであり、Ａ　Ｎ　Ｉ　Ｏ
〜ＡＮ１７は、各々ビットインターフェイスＢＴＩｏ−
ＢＴＩ、から供給されるヒツトマスク信号ＢＭｏ−ＢＭ
７とアンドゲートＡＮ８から供給される信号ＷＥＰとの
論理積をとり、メモリＭ。−Ｍ７（第５図参、＠）のラ
イトイネーブル信号ＷＥＰ０〜ＷＥＰ？を作成するアン
ドゲートである。ＡＮ１９は、信号ＯＥ　”ＴＶとこの
信号ＯＥ　Ｗを遅延したディレィＤＬ２の出力信号との
論理積をとり、この結果、信号ＯＥＷを遅延し、かつパ
ルス幅を狭くした信号ＯＥＥを作成するアンドゲートで
ある。なお、上記構成におけるＬタイプフリップフロッ
プＬＦＦＩ−ＬＦＦ４は、各々負論理となっているラッ
チ端子しに“１”レベルの信号が供給されたときに、デ
ータをラッチするようになっている。

次に、第４図を参照してコマンド・コントロール回路Ｃ
Ｃについて説明する。この図に示すＴａｄＯ〜Ｔａｄ７
は、各々アドレスデータ入力端子であり、このアドレス
データ入力端子ＴａｄＯ＝Ｔａｄ７が各々コマンドレジ
スタｌの入力端に接続されている。この実施例における
コマンドは、８ビツトのコマンドコード（機能指定コー
ド）によって指定されるとともに、このコマンドコード
がアドレスバスを介して供給されるようになっている。

コマンドレジスタＩは、ロウアドレス・ストローブ信号
ＲＡＳの立ち上がり時に、コマンドコードをラッチし、
コマンドデータ〜Ｉ　Ｇ　Ｏ−Ｍ　Ｃ７として出力する
ものである。この場合、コマンドデータの上位４ビツト
はメインコマンドデータとなり、下位４ビツトはサブコ
マンドデータとなる。ただし、コマンドデータの最上位
ビットＭｃ７は、図から判るようにドントケアピットに
なっている。

ここで、コマンドデータＭＣＯ〜〜ｉＣ７の値（１６進
表示）と、コマンド名との関係を次表に示す。

なお、次表の下位データの欄において、Ｍ　ＣＩ　−１
Ｍｃ２＝１とあるのは当該ピットが“ｌ”であれば他の
ビットはドントケアであることを示し、また、（係数）
とあるのは下位データのすべてが係数データ（後述）と
して機能することを示している。

第１表 なお、第１表には、この発明に係わりのあるコマンドの
みを記しである。まｆこ記載しｆニコマンドの機能につ
いては、後述する。

次に、第・１図に示すデコード回路３は、信号ＰＡ　Ｍ
　、ＣＭ　Ｅ　、Ｐ　Ｍ　Ｅ　、Ｂ　ＣＥ　、Ｌ　Ｓ　
Ｅ　、Ｆ　Ｓ　Ｂ　、Ｄ　ＢＴおよびＲＯＥを各々出力
する第０〜第７番のＤタイプフリップフロップを８個有
しており、入力端に供給される３ビツトのアドレスデー
タによっていずれかのＤタイプフリップフロップが選択
されるようになっている。すなわち、入力端に供給され
る３ビツトのデータに対応する番号のＤタイプフリップ
フロップが選択されるようになっている。そして、デー
タ端子ＤＴに供給されるデータが、その時に選択されて
いるいずれかのＤタイプフリップフロップの入力端に供
給され、アンドゲートＡＮ２１の出力信号ＭＤＳが立ち
上がった時に当該Ｄタイプフリップフロップに取り込ま
れるようになっている。すなわち、コマンドデータＭＣ
Ｉ＝ＭＣ３の値によって信号ＰＡ〜Ｉ　、　ＣＭ　Ｅ　
、　Ｉ）ＭＥ、ＢＣＥ、ＬＳＥ、ＦＳＢ、ＤＢＴ、ＲＯ
Ｅのいずれかが選択され、選択された信号の値がコマン
ドデータＭ　ＣＯの値（“１”／“０”）に書き代えら
れる。このデコード回路３のクリア端子ＣＬには、パワ
ーオンリセット回路５からリセット信号が供給されるよ
うになっており、この結果、電源オン時には上記第０〜
第７番のＤタイプフリップフロップのすべてがクリアさ
れるようになっている。また、デコード回路３の出力信
号ＲＯＥは、アンドゲートＡＮ３５によって信号Ｍ　Ｋ
　Ａと論理積がとられ、信号ＲＯＸの値を決定するよう
になっている。

メインコマンドデコーダ４は、入力端に供給される３ビ
ツトのデータをデコードし、対応する番号の出力端の信
号を“ｌ”とするものである。このメインコマンドデコ
ーダ４は、８種の制御信号を出力するようになっている
が、この図においては、この発明に係わりのある信号Ｒ
ＧＡＸＲＬＣ，ＲＯＬＳＲＯＵのみを示す。また、メイ
ンコマンドデコーダ４は、アンドゲートＡＮ２０から信
号ＭＣ８Ｔが供給されたときにイネーブル状態となるよ
うに構成されている。

デコーダ２は、コマンドデータＭ　ＣＯ〜〜ＩＣ２をデ
コードして図示の制御信号を作成するしのであり、タイ
ミングコントロール回路ＴＣから供給される信号ＷＥＷ
が“１”信号となり、かつ、メインコマンドデコーダ４
から供給される信号ＲＧＡか“Ｉ”信号となったときに
イネーブル状態となるように構成されている。このデコ
ーダ２は、コマンドデータＭ　ＣＯ−Ｍ　Ｃ２の値が「
０」であれば信号ＲＰ　Ｗを、ｒｌＪてあれば信号Ｗ　
Ｐ　Ｗを、ｒ４　ｊＪ７」であればオアケート０Ｒ２１
の出力信号である信号Ｗ　Ｔ　Ｄを、ｒ３　ＪＪ６　Ｊ
であればオアゲート０Ｒ２０の出力信号である信号ＷＴ
Ｐを、また、「５ｊ、ｒ６　Ｊ、ｒ７　Ｊであれば信号
ＭＣＷを各々“ｌ”信号とするようになっている。

レジスタ７は、信号ＲＬＣの立ち上がり時にコマンドデ
ータＭＣ１，ＭＯ２を取り込むものであり、取り込んだ
コマンドデータＭＣＩＪｉＣ２を各々信号Ｐ’ＬＥ、Ｄ
ＬＥとしてアンドゲートＡＮ３６．３７の各一方の入力
端に供給する。アンドゲートＡＮ３６．３７の他方の入
力端は、各々アンドゲートＡＮ３８の出力端に接続され
、このアンドゲートＡＮ　３８の入力端には信号ＣＡＳ
〜■。

ＯＥ　Ｅ　、　Ｍ　Ｋ　Ａ　（これらはタイミング・コ
ントロール回路ＴＣから供給される）および信号ＢＭｉ
（後述）が供給されるようになっている。また、アンド
ゲートＡ　Ｎ　３６　、３７の各出力信号は、オアゲー
ト０Ｒ２０，２１の一方の入力端に供給さイｔ１これに
より、出力信号ＷＴＰ、ＷＴＤの値を制御するようにな
っている。

レジスタ８および９は、各々信号ＲＯＬおよびＲＯＵの
立ち上がり時に、コマンドデータ〜ＩＣＯ〜ＭＣ３を取
り込むものであり、レジスタ８はコマンドデータＭＣＯ
〜Ｍ　Ｃ３を信号ＲＯＣＯ〜ＲＯＣ３として、レジスタ
９はコマンドデータＭ　００〜ＭＣ３を信号ＲＯＣ４〜
ＲＯＣ７として出力する。この信号ＲＯＣＯ〜ＲＯＣ３
およびＲＯＣ４〜ＲＯＣ７は、後述する論理演算におけ
る係数を決定するデータとなる。

［メモリブロックＭＢＯ］ 第５図はメモリブロックＭ　Ｂ　Ｏの構成を示すブロッ
ク図であり、メモリブロックＭＢＯ内の各メモリＭ０〜
Ｍ７は、ロウアドレス・ストローブＲＡＳの立ち上がり
時にアドレスバスＡ　Ｏ＝　Ａ　７上に出力されている
ロウアドレスを取り込み、カラムアドレスストローブＣ
ＡＳの立ち上がり時にアドレスバスＡ　Ｏ＝　Ａ　７上
のカラムアドレスを取り込んでアクセスアドレスを確定
する。そして、リードサイクル時には、アクセスアドレ
ス確定後の信号０ＥＷ（アウトプットイネーブル信号）
が立ち上がるとデータ出力が行なわれ、ライトサイクル
時には、アクセスアドレス確定時またはその後に信号Ｗ
ＥＰＱ−ＷＥＰ？がハイレベルとなったメモリにデータ
書込が行なわれるようになっている。

［ビットインターフェイスＢＴＩｉ］ 第６図は、ビットインターフェイスＢＴＩｉ（ただし、
ｉ＝０〜７であり、以下同様とする）の構成を示すブロ
ック図であり、図において、Ｔｌ０ｉは、データ入出力
端子である。

この図において、データ入出力端子Ｔｌ０ｉがら入力さ
れたデータは、バスＩＯｉ、バッファＢＦＦＩを介して
セレクタ１０の第０．第２．第３ビツト入力端、セレク
タ１３の第０ビツト入力端およびＬタイプフリップフロ
ップＬＦＦ６の入力端に供給されるようになっている。

セレクタＩＯは、信号ＰＡＭが“ｌ”で信号ＨＭ　Ａが
“０”のとき以外は第０、第２、第３ビツト入力端を選
択してバス１０ｉに供給されたデータを出力端Ｙから出
力し、信号Ｎ　Ｍ　Ａが“０”で信号ＰＡＭが“ｌ”の
ときは第１ビツト入力端を選択してピクセルインターフ
ェイスＰＸＩ−０（第７図参照）から供給されるピクセ
ル方向のデータＤＩＰを出力端Ｙから出力する。

このセレクタｌＯの出力信号Ｗ　Ｄ　Ｔ　ｉは、Ｄタイ
プフリップフロップＤＦＦ７の入力端に供給され、Ｄタ
イプフリップフロップＤＦＦ　７は、タイミング・コン
トロール回路ＴＣから供給される信号ＷＥ　Ｗが立ち上
がった時に信号Ｗ　Ｄ　Ｔ　ｉを取り込む。

ＤタイプフリップフロヅプＤＰＦ　７の出力信号５ＲＣ
ｉは、セレクタ１４の第８〜第１５ビツト入力端および
第１ビツトセレクト端子に供給されており、したがって
、セレクタＩ４の第０〜第３ビツトセレクト端子に供給
されるデータが「８」〜「１５Ｊ（１０進）の場合は、
データ５ＲＣｉはセレクタ１４の出力端ＹからデータＤ
　Ｗ　ｉとして出力され、バッファＢＦＦ３およびデー
タバスＤＴｉを順次弁して、対応するメモリＭ　ｉに供
給される（第１回診５唄）。この場合、信号ＲＯＸの値
が“０”であれば、セレクタｌ　ｌｉのセレクト端子に
供給されるデータの値は常に「８」以上になるから、ワ
ード方向の書き込みに対しては、入出力端子Ｔｌ０ｉに
供給されたデータが、バッファＢＦＰ　１→セレクタ１
Ｏ−４ＤタイプフリツプフロツプＤＦＦ７→セレクタ１
４−バッファＢＦＦ３なる経路を経てメモリＭ　ｉに供
給され、また、ピクセル方向の書き込みに対しては、入
出力端子Ｔｌ０ｐ−０に供給されたデータが、バッファ
ＢＦＦ　Ｉ　Ｏ→セレクタ１０−Ｄタイプフリップフロ
ップＤＦＦ７−セレクタ１４→バツフアＢＦＦ３なる経
路を経てメモリＭ　ｉに供給される。この場合、信号Ｒ
ＯＸは、後述のように倫理演算を行うモードが設定され
た時のみ“１”となる信号であるから、論理演算を行な
わないその他のモードにおいては、入出力端子Ｔ１０ｉ
に供給されたデータは、上記経路を通ってメモリＭ　ｉ
に供給される。まｆこ、バッファ１３　Ｆ　Ｆ３は、タ
イミング・コントロール回路ＴＣから供給される信号Ｗ
ＥＰが“ｌ”になっているときにイネーブル状態となる
。

ＬタイプフリップフロップＬＦＦ６は、タイミング・コ
ントロール回路ＴＣから供給される信号ＲＡＳ〜Ｖが立
ち上がったときにデータを取り込むようになっており、
その出力信号Ｆ　Ｂ　Ｍ　ｉがセレクタ１１の第１ビツ
ト入力端に供給されるようになっている。セレクタ１１
は、第Ｏビットにプルアップ抵抗を介して正電圧が印加
されており、また、コマンドコントロール回路ＣＣから
供給される信号ＢＣＥが”０”のときは第０ビツト入力
端を選択し、信号ＢＣＥがｌ”のときは第１ビツト入力
端を選択するようになっている。そして、でレクタ１１
の出力信号は、ビットマスクデータＢ　Ｍｉとしてタイ
ミング・コントロール回路ＴＣに供給される。

セレクタ１３は、第０〜第ビツトセレクト端子に供給さ
れる信号ＭＣＷ、）、Ｉ　ＣＣＱ’）竹に応じて、第０
〜第３ビツト入力端を選択するものて、第０ビット入力
端に入出力端子Ｔ１０ｉからのデータ（ワード方向のデ
ータ）が供給され、第１ビツト入力端にピクセルインタ
ーフェイスＰＸＩ−０（あるいはＰＸ　Ｉ−１−ＰＸ　
ｌ−３）からのピクセルデータが供給され、また、第２
．第３ビツトにメモリＭ　ｉから読み出されたデータが
バッファＢＦＦ２を介して供給されるようになっている
。このセレクタ１３の出力端子Ｙは、Ｄクイブフリップ
フロツプＤＦＦ　８、ＤＦＦ９の入力端に接続されてい
る。ＤタイプフリップフロブブＤＦＦ　８、ＤＦＦ９は
、各々信号ＷＴＤおよびＷＴＰが′立ち上がったときに
、供給されているデータを取り込むように構成されてお
り、取り込んだデータを信号ＤＳＴ　ｉ、　Ｐ　Ｔ　Ｎ
　ｒとして出力するようになっている。

信号ＤＳＴｉはセレクタ３０の第１ビツト入力端および
セレクタ１４の第０ビツトセレクト端子に供給され、信
号ＰＴＮｉはセレクタ３０の第１ビツト入力端およびセ
レクタ１４の第２ビツト入力端に供給されている。セレ
クタ３０は、信号Ｍ　ＣＯの値によって第１．第２ビツ
トのいずれかを選択するもので、その出力端子Ｙはアウ
トプットデータバッファ３１のデータ入力端りに接続さ
れている。アウトプットデータバッファ３１は、アント
ゲ−）ＡＮ３０の出力信号が“１”となったときにイネ
ーブル状態となり、入力端りに供給されているデータを
データバスＩＯｉに出力する。アンド’７’　−トＡ　
Ｎ　３０は、コマンドコントロール回路ＣＣから供給さ
れる信号ＲＧＡとタイミング・コントロール回路ＴＣか
ら供給される信号ＯＥＷが共に”■”となった時に“ｌ
”信号を出力する。

また、バッファＢＦＦ２の出力端は、アウトプットデー
タバッファ１２のデータ入力端りとバッファＢＦＦ　５
の入力端に接続されている。アウトプットデータバッフ
ァ１２は、アンドゲートＡＮ２５から供給される信号Ｏ
Ｅｉが“ｌ゛になっているときに、入力端に供給されて
いるデータをデータ入出力端子Ｔｌ０ｉに出力する。Ｂ
ＦＦ６は入力端が接地されているバッファであり、この
バッファＢＦＦ　６とバッファＢＦＦ５とは、アンドゲ
ートＡＮ２６から供給される信号０ＥＰｉが“ｌ”にな
っているときのみイネーブル状態となり、各々の出力信
号Ｄ　Ｏｉ、　−ＯＥ　Ｐ　ｉをピクセルインターフェ
イスＰＸＩ−０に供給する。上記構成におけるアウトプ
ットデータバッファ１２．３１およびバッファＢＦＦ５
．６は各々その出力がオーブントレイン出力となるよう
に構成されている。

アンドゲートＡＮ２７およびＡＮ２８は、各々信号Ｍ　
Ｋ　Ａ　、　Ｂ　Ｍ　ｉ　、　ＲＰ　Ｍ　Ｐ　、Ｐ　Ａ
　Ｍ　１．：基づいて信号ＲＷ　Ｘおよび信号ＲＰＸを
作成するゲートであり、アンドゲートＡＮ２６は信号Ｒ
ＰＸと信号ＯＥ　’ｖＶの論理積をとって信号０ＥＰｉ
を作成する。

また、オアゲート０Ｒ１０は信号ＲＩＴＶ　Ｘと信号Ｎ
Ｃ８の論理和をとるゲートであり、アンドゲートＡＮ２
５はオアゲー）ＯＲＩ　Ｏの出力と信号ＯＥＷの論理積
をとって信号ＯＥｉを作成する。

また、各ビットインターフェイスＢ　′ｒ　Ｉ　ｏ’＝
　ＢＴ　Ｉ　Ｔ内のＤタイプフリヅプフロノブＤ　Ｉ）
　Ｆ　７が８ｇ１組みになってソースレジスタを構成し
ており、同様にしてＤタイプフリヅプフロノブＤ　Ｐ　
Ｉ）８が８１１組でデスティネ−７ヨンレンスタを、Ｄ
タイプフリップフロップＤＦＦ９が８個１組でパターン
レジスタを、ＬタイプフリップフロップＬＦＦ　６が８
個１組になってビットマスクレジスタを各々構成してい
る。すなわち、各メモリ装置＃ＯＭ〜＃３Ｍｍに、ソー
スレジスタ、デスティネーションレジスタ、パターンレ
ジスタおよびビットマスクレジスタを有している。

［ピクセルインターフェイス］ 第７図は、ピクセルインターフェイスＰＸＩ−０の構成
を示すブロック図である。この図において、Ｔｌ０Ｉ）
−０はピクセルデータ入出力端子てあり、このピクセル
データ入出力端子’ｒｒｏｐ−０から入力されたデータ
は、バッファＢＦＦ　Ｉ　Ｏを介してデータＤＩＰとな
った後、ＬタイプフリヅプフロツブＬＦＦ　１０、Ｄタ
イプフリップフロップＤＦＦ　１１、ＤＦＦ　＋　２の
各入力端に供給されるとともに、前述したビットインタ
ーフェイスＢＴ　１　ｏ〜ＢＴＩ、内の各セレクタ１０
およびセレクタ１３の第１ビツト入力端（第６図参照）
に供給されるようになっている。Ｌタイプフリヅブフロ
ソプＬＦＦ　ｌ　Ｏは、タイミング・コントロール回路
ＴＣ（第３図）から供給される信号ＲＡＳＷが立ち上が
った時に入力端に供給されているデータを取り込み、Ｄ
タイプフリップフロップＤＦＦ１１およびＤＦＦ１２は
、各々コマンド・コントロール回路ＣＣから供給される
信号ＷＰＷ、ＲＰＷが立ち上がったときに入力端に供給
されているデータを取り込むようになっている。Ｌタイ
プフリップフロブプＬＦＦ１０．Ｄタイプフリップフロ
ップＤＦ’Ｆ１１．１２の各出力信号ＦＣ５，Ｆ’ＷＰ
、ＦＲＰは、各々セレクタ１５，１６．１７の第１ビツ
ト入力端に供給され、このセレクタｌ　５．１６．１７
の第０ビツト入力端には各々プルアップ抵抗を介して正
電圧が印加されている。セレクタ１５は、コマンド・コ
ントロール回路ＣＣから供給される信号ＢＣＥが“０”
のときに第０ビット人ツノ端を選択し、信号ＢＣＥが“
ｌ”のときに第１ビツト入力端を選択する。また、セレ
クタ１６．１７は、各々コマンド・コントロール回路Ｃ
Ｃから供給される信号Ｐ　Ｍ　Ｅが“０”のときは第０
ビツト入力端を選択し、信号Ｐ　Ｍ　Ｅが“ｌ゛のとき
は第１ビツト入力端を選択する。この場合、実際にはセ
レクタ１６．１７は１個のセレクタであるが、ここでは
、説明の都合上２個のセレクタとして表示しである。

１８は、オープンドレイン出力となるように構成されて
いるピクセル・アウトプット・データバッファであり、
イネーブル端子Ｅに“１”信号が供給されると、データ
端子りに供給されている信号をピクセルデータ入出力端
子Ｔｌ０ｐ−０に出力する。この場合、データ端子りに
は、プルアップ抵抗を介して正電圧が印加されるととも
に、ビットインターフェイスＢ　Ｔ　Ｉ　ｏ＝　Ｂ　Ｔ
　Ｉ　７からデータＤＯ０〜Ｄ　Ｏ７が供給されるよう
になっている。また、ピクセル・アウトプット・データ
バッファ１８のイネーブル端子Ｅには、ビットインター
フェイスＢＴ１．−ＢＴＩ？から信号−０ＥＰＯ〜−０
ＥＰ。

がインバータＩ　Ｎ　Ｖ　５を介して供給されるように
なっており、インバータＩ　Ｎ　Ｖ　５の入力端には、
プルアップ抵抗を介して正電圧が印加されている。

以上が、この実施例における回路各部の構成である。

５実施例の動作 次に、上記構成によるこの実施例の動作について説明す
る。

（１）マスクモードの動作 ■マスクモードの設定 まず、この実施例には、前述したようにメモリーリード
／ライトサイクルにおいてノーマルモードとマスクモー
ドの２種の動作モードがあるが、この実施例の主な動作
である論理演算処理はマスクモードにおいて行なわれる
ので、以下にマスクモードについてのみ説明する。

マスクモードにおいては、データ書込あるいはデータ読
出において、ヒツト毎あるいはメモリ装置毎にマスクが
可能となる。このマスクモードを設定するには、第９図
に示す時刻ｔ、におけるロウアドレス・ストローブ信号
ＲＡＳの立ち上がり時において、カラムアドレス・スト
ローブ信号ＣＡＳおよびアウトプット・イネーブル信号
ＯＥが′０゛レベルにあり、さらにライト・イネーブル
信号Ｗ　Ｅが、同図（ニ）の点Ｐ３に示すように”１”
レベルにあることが条件になる。

すなわち、上述した条件が満たされると、第３図に示す
アンドゲートＡＮ２の出力信号Ｍ　Ｍ　Ｅか“ｌ”信号
となり、かつ、この“ｌ”信号がロウアドレス・ストロ
ーブ信号Ｒ、Ａ　Ｓの立ち上がり時にＬタイプフリップ
フロップＬＦＦ３に取り込まれ、以後Ｌタイプフリップ
フロップしＰＦ３の出力信号Ｍ　Ｋ　Ａが“ｌ”レベル
を維持し、マスクモードの実行に入る。次に、時刻ｔ２
においてカラムアドレス・ストローブ信号ＣＡＳが立ち
上がると、この時点でカラムアドレスが取り込まれ、ア
クセスすべきアドレスが確定する。そして、この時のラ
イト・イネーブル信号Ｗ　Ｅか“０”レベルにあれば、
リードサイクルの実行に入り、その後信号ＯＥが“ｌ”
レベルになると、アクセスアドレスが確定してから所定
時間がＢ　ａ　した時刻し４において、メモリ内の該当
するアドレスのデータか出力される。

また、アクセスアトルス確定時にライト・イネーブル信
号’ｖＶ　Ｅが“ｌ”レベルになると、メモリ内の該当
するアドレスにデータの書込が行なわれる（第１０図の
時刻ｔ４１参照）。

ここで、第１１図はワード方向の読み出しを行った場合
のマスク状態を示しており、この図においては、メモリ
装置＃ＯＭ、＃３Ｍ内の信号ＲＰ　？ｖｉＰが“０”、
メモリ装置＃ＩＭ、＃２Ｍ内の信号ＲＰ〜ｉＰが“ｌ”
となり、信号Ｂ〜１７〜Ｂ　Ｍ　ｏ　（マスクレジスタ
の内容）が（００１１１１００）の場合を示している。

信号Ｂ　Ｍ　ｏ　−Ｂ　Ｍ　７および信号ＲＰＭＰが第
１１図に示す値になると、共通データバス１０、−１０
７の第７、第６、第１１第０ビツトがハイ・インピーダ
ンス状態（図では「−」記号）となり、第５、第４、第
３、第２ビツトが（０１００）の値となる。すなわち、
信号ＲＰ　Ｍ　Ｐが“ｌ”となっている７メモリ装置の
データであって、信号ＢＭｉが“ｌ”となっているビッ
トのデータのみか出力許可状態となり、さらに、出力さ
れたデータが競合した場合は、“０”信号が優先するよ
うになっている。第１２図は、ピクセル方向のデータ読
み出しを行っｒこ場合のマスク状態を示しており、この
場合においては、信号ＲＰＭＰが“ｌ”となっているメ
モリ装置のデータであって、かつ、信号Ｂ　Ｍ　ｉが“
ｌ”となっているビットのみが出力許可状態となり、各
メモリ装置内の該当するヒツトが入力端子Ｔｌ０ｐ−０
〜Ｔ　ｘ、ｏｐ−３に各々出力される。

この際、同一メモリ装置内でデータが競合した場合には
、上記と同様に“０”信号が優先となって出力されるよ
うになっている。

一方、ライトサイクルにおいては、ビット単位のマスク
は上記と同様に信号Ｂ　Ｍ　ｉが行い、また、メモリ装
置単位のマスクは、第７図に示す信号ＷＰ　Ｍ　Ｐが行
うじＯ”でマスク）。そして、ワード方向の書込に対し
て同一ビット番号が書込許可となった場合には、これら
に同一データが書き込まれ、また、ピクセル方向のデー
タ書込においては、書込許可となったメモリ装置のマス
クされていないビットに対して同一のデータが書き込ま
れる（第１３図、第１４図参照）。

■ビットマスクレジスタＢＭＲへの書込次に、上記ビッ
トマスクレジスタＢ　Ｍ　ＲＯ書込処理および信号Ｂ　
Ｍ　ｉの回路上での機能について説明する。

第９図（へ）に示す時刻１．（あるいは、第１Ｏ図に示
す時刻１．、）において、マスクデータ（８ビツト）を
共通データバス１０　ｏ’＝　Ｉ　Ｏ７を介してメモリ
装置＃ＯＭ〜＃３Ｍへ供給する。このマスクデータは、
前述したようにマスクしようとするビットを“０”、マ
スクしないビットを“ｌ”としたデータである。そして
、マスクデータのうちのｌビットが、第６図に示すデー
タバスＩＯｉ、バッファＢＦＦＩを介してＬタイプフリ
ップフロップＬ　ＦＦ６の入力端に供給される（各メモ
リ装置共通）。

そして、ＬタイプフリップフロップＬＦＦ６は信号ＲＡ
　Ｓ　Ｗの立ち上がり時（ＲＡＳの立ち上がりと同じタ
イミング）に、入力端に供給されているマスクデータを
取り込み、信号Ｆ　Ｂ　Ｍ　ｉとしてセレクタ１１の第
１ビツトに供給する。このＬタイプフリップフロップＬ
ＦＦ６の書込は、各メモリ内において一斉に行なわれ、
これによりマスクレジスタＢ〜ＩＲへの書込が完了する
。上述したことから判るように、マスクレジスタＢ〜Ｉ
Ｒの書込は、リードサイクルあるいはライトサイクル毎
に行うことができる。

次に、リードサイクルにおける信号Ｂ　Ｍ　ｉの回路上
での機能について説明する。まず、第６図に示すように
、ＬタイプフリップフロップＬＦＦ６の出力信号Ｆ　Ｂ
　Ｍ　ｉは、信号ＢＣＥが“ｌ”てあれば、信号Ｂ　Ｍ
　ｉとして出力され、また、信号ＢＣＥが０”であれば
、信号Ｂ　Ｍ　ｒは常に“ｌ”信号となる。すなわち、
信号ＢＣＥが“１”でなければ、マスクデータに対応す
る信号Ｆ　Ｂ　Ｍ　ｉは、無効となる。そして、信号Ｂ
　Ｍ　ｉは、アンドゲートＡＮ２７およびＡ　Ｎ　２８
の各入力端に供給されてアウトプットデータバッファ１
２およびバッファＢＦＦ５．ＢＦＦ６のイネーブル信号
である信号ＯＥｉ、０ＥＰｉのオン／オフに寄与する。

この場合、第３図から明らかなように信号ＮＣ９はマス
クモードにおいては、出力されない。

そして、アウトプットデータバッファ１２かイネーブル
状態になれば、メモリＭｉ（第１図参照）から続み出さ
れたデータはバッファＢＦＦ２およびアウトプットデー
タバッファ１２を順次介してデータバスＩＯｉに出力さ
れる。また、バッファＢＦＦ５．ＢＦＦ６がイネーブル
状態になればメモリＭｉから読み出されたデータはバッ
ファＢＦＦ２およびバッファＢＦＦ　５を介して第７図
に示すピクセル・アウトプット・データバッファ１８の
入力端りに供給されるとともに、インバータ■Ｎ　Ｖ　
５の出力信号が“１”となってピクセル・アウトプット
・データバッファ１８がイネーブル状態となるから、結
局、メモリＭｉから読み出されたデータは、ピクセル・
アウトプット・データバッファ１８を介して入出力端子
Ｔｌ０ｐ−０（あるいはＴ　ＩＯｐ　−１−Ｔ　ｌ０ｐ
−３）に出力される。すなわち、信号ＯＥｉがワード方
向データ出力の許可／非許可を、また、信号０ＥＰｉが
ピクセル方向データ出力の許可／非許可を決定し、かつ
、これらの信号の値が信号Ｂ　Ｍ　ｉによって制御され
る。

以上が、リードサイクルにおける信号Ｂ　Ｍ　ｉの機能
である。

次に、ライトサイクルにおける信号ＢＭｌの機能につい
て説明する。ライトサイクルにおいては、信号ＢＭ０〜
ＢＭ７が第３図に示すタイミング・コントロールＴＣ内
のアンドゲートＡＮＩＯ〜ＡＮ１７の一方の入力端に供
給され、これによって、メモリＭ０〜Ｍ７へのライトイ
ネーブル信号Ｗ　Ｅ　。

〜〜Ｖ　Ｅ　、を制御する。すなわち、信号Ｂ　Ｍ　ｉ
が“ｌ”でなければ、対応するメモリに対してのライト
イネーブル信号が立ち上がることがなく、当該ビットの
メモリがマスクされることになる。

また、上述したことから判るように、リード、ライトモ
ードの双方において、ビットマスクが有効になるには、
信号ＢＣＥが“ｌ”に設定されてなければならない。こ
こで、信号ＢＣＥの値の設定処理について説明する。こ
の信号ＢＣＥの値は、前述した第１表に示すコマンド「
ビット／チップセレクトマスクイネーブル」が供給され
た時に“Ｉ”となる信号であり、この場合のコマンドの
書き込みは、以下のようにして行なわれる。

まず、第１５図に示すように時刻ｔ　ＩＧにおいて、ロ
ウアドレス・ストローブ信号ＲＡＳが立ち上がり、この
時点においてカラムアドレス・ストローブ信号ＣＡＳお
よびライト・イネーブル信号’ＩＶ　Ｅが“ｌ”レベル
であれば、コマンド書き込みサイクルか還択される。す
なわち、カラムアドレス・ストローブ信号ＣＡＳおよび
ライト・イネーブル信号Ｗ　Ｅが共に“１”であると、
第３図に示ずアンドゲートＡＮ３の出力信号である信号
Ｍ　ＣＥが”ｌ”となり、この“ｌ“信号がロウアドレ
ス・ストローブ信号ＲＡＳの立ち上がり時においてＬタ
イプフリップフロップＬＦＦ４に取り込まれる。したが
って、時刻ｔ１゜以降においては、Ｌタイプフリップフ
ロップＬＦＦ４の出力信号ＭＣＣがｌ”となり、コマン
ド書き込みサイクルが確定される。この結果、アンドゲ
ートＡ　Ｎ　９の出力信号Ｍ　ＣＤがロウアドレス・ス
トローブ信号ＲＡＳおよび信号ＨＡＳＤの双方が“ｌ”
となっている間において”１”となる。すなイっち、信
号Ｍ　ＣＤはロウアドレス・ストローブ信号ＲＡＳの立
ち上かりタイミングよりやや遅れて立ち上がる。

一方、第４図に示すコマンドレジスタ１にはアドレスバ
スＡＯ〜Ａ７を介して「ビット／チップセレクトマスク
イネーブル」のコマンドが供給され、このコマンドがロ
ウアドレス・ストローブ信号ＲＡＳの立ち上がり時に取
り込まれる。コマンド「ビット／チップセレクトマスク
イネーブル」は第１表に示すように、１６進表示で（０
７）と表されるコードであるから、コマンドレジスタｌ
の出力は、Ｍ　Ｃ０〜ＭＣ２か“ｌ”信号、他の出力が
“０”信号となり、デコード回路３の第０、第１ビツト
入力端に“ｌ”信号が供給される。これにより、デコー
ド回路３は、入力信号のデコード結果「３」に対応する
信号ＢＣＥを“ｌ”とし得る状態となり、クロック端子
に供給されている信号Ｍ　Ｄ　Ｓが立ち上がるタイミン
グにおいて信号ＢＣＥを“ｌ”とする。そして、信号Ｌ
ｉ　Ｄ　Ｓは、ロウアドレス・ストローブ信号ＲＡ　Ｓ
よりやや遅れて立ち上がるから、信号ＢＣＥは第１５図
に示す時刻ｔｌｏからやや遅れたタイミングにおいて“
Ｉ”イ言号となる。

以上が信号ＢＣＥが“ｌ”となるまでの経緯てめる。

■信号ＲＰＭＰの設定 次に、信号ＲＰ　Ｍ　Ｐの設定動作について説明する。

信号ＲＰＭＰの値を設定するには、第１表に示すコマン
ド［リードブレーンマスク］を実行し、この実行の際に
入出力端子Ｔｘｏｐ−ｏ〜Ｔｌ０ｐ−３からマスクデー
タを供給する。コマンド「リードプレーンマスクＪの実
行は以下の通りに行なわれる。まず、第１６図（イ）に
示すように、ロウアドレス・ストローブ信号ＲＡＳが立
ち上がる時刻ｔ３０において、カラムアドレス・ストロ
ーブ信号ＣＡＳおよびライト・イネーブル信号ＷＥが“
ｌ”であればコマンド書き込みサイクルが設定される。

ここまでの動作は、前述した第１５図の場合と同様であ
る。ただし、時刻ｔ、。においてコマノドレジスタ１（
第４図）に書き込まれる値は、第１表に示すように１６
進表示で（１０）となる。この結果、コマンドレジスタ
ｌの出力のうち“１”信号となるのはＭ　Ｃ４のみとな
り、メインコマンド・デコーダ４の第０ビｙト入力端に
”１”信号か供給される。メインコマンド・デコーダ４
はイネーブル端子に供給されている信号ＭＣ５Ｔが立ち
上がると、入力信号をデコードして第１出力端から信号
ＲＧＡを出力する。この場合、信号Ｍ　ＣＳ　Ｔの値は
、信号Ｍ　ＣＤと信号ｃ　ｓ　ｈｔ　ｐの論理積によっ
て決定される。そして、信号Ｍ　ＣＤはコマンド書き込
みサイクルにおいては、信号ＲＡＳＤ（第３図）の立ち
上がり時に“１”となり、以後“ｌ”レベルを維持する
信号であり、また、信号Ｃ９ＭＰ（第７図参照）は前述
した信号ＢＣＥが“０”であれば常に“１”、信号ＢＣ
Ｅが“ｌ”であればチップセレクトデータに応じた値と
なる信号である。したがって、コマンド「リードプレー
ンマスク」の書き込みは、信号ＢＣＥが“Ｉ”であって
チップセレクトデータが“ｌ”、あるいは信号ＢＣＥか
“Ｏ”という条件の下に、信号ＲＡＳの立ち上がり時に
行なわれる。上記以外の条件のときにはメインコマンド
の書き込みは行なわれない。

上述のように、時刻ｔ３０においては、コマノドレジス
タｌに、コマンド「リードプレーンマスク」が書き込ま
れる。しかしながら、この時刻ｔｉｏにおいては、第１
６図（イ）に−点鎖線で示すように信号ＲＡＳＤが“０
”信号であるため、信号＼・ＸＣＤが”１”信号になら
ず（第３図参照）、この結果、第４図に示す信号〜ＩＣ
５Ｔが°１”信号にならない。

したがって、メインコマンド・デコーダ１はイネーブル
状態とならない。次に、時刻ｔ３１になると、ロウアド
レス・ストローブ信号ＲＡ　Ｓ、信号Ｉｔ　ＡＳＤ、カ
ラムアドレス・ストローブ信号ＣＡＳ。

信号Ｗ　Ｅかともに“１”信号となり、この結果、メ、
インコマンド・デコーダ４かイネーブル状態となって信
号ＲＧＡを“１”とする。また、時刻ｔ３１においては
、信号ＷＥ〜Ｖが“ｌ″となり（第３図参、明）、この
結果、デコーダ２がイネーブル状態となる。

この時、デコーダ２の入力端に供給されているコマンド
データ〜ＩＣＯ〜Ｍ　Ｃ２は“０”信号であるから、デ
コーダ２はイネーブル状聾となっ、ｆニタイミングにお
いて信号ＲＰ〜■を”１”とする。この信号ＲＰ　Ｗは
第７図に示すＤタイプフリップフロップＤＦＦ　Ｉ　２
のクロック端子に供給されている７）１ら、この時点に
おいて、ＤタイププリップフロップＤＦＦ１２は入力に
供給されているデータを取り込む。

一方、メモリ装置単位のマスクデータ（以下リードブレ
ーンマスクデータという）は、第１６図に示す時刻Ｌｐ
＋において入出力端子Ｔｌ０ｐ−０〜Ｔｌ０ｐ−３から
供給され、このマスクデータが第７図に示すバッファＢ
ＦＰ　ｌ　Ｏを介してＤタイプフリップフロツブＤＦＦ
　ｌ　２の入力端に供給される。この結果、リードブレ
ーンマスクデータは、時刻ｔ３□においてＤタイプフリ
ップフロップＤＦＦ１２に取り込まれ、Ｄタイプフリッ
プフロップＤＦＦ　ｌ　２の出力信号ＦＲＰの値か、リ
ードブレーンマスクデータの値に一致する。そして、信
号ＦＲＰはセレクタ１７の第１ビツト入力端に供給され
るから、信号Ｐ〜ＩＥが“ｌ”であれば、信号ＲＰＭＰ
の値はリードブレーンマスクデータの値に一致する。こ
の信号ＲＰＭＰは、第６図に示すアンドゲートＡ　Ｎ　
２７　、　Ａ　Ｎ　２８の入力端に供給され、前述した
信号０ＥＰｉおよび信号ＯＥｉのオン／オフに寄与する
。

また、信号ＰＭＥは、コマンド「ブレーンマスクイネー
ブル」（第１表参照）が実行されたときに、“ｌ”とな
る信号である。このコマンド「ブレーンマスクイネーブ
ル」の書き込みは、前述したコマンド「ビット／チップ
セレクトマスクイネーブル」の場合と同様に、第１５図
に示すタイミングで行なわれる。上述したことから判る
ように、この実施例におけるコマンドには、メモリ装置
内の所定のフリップフロップにデータの書き込みを行う
ものと、データの書き込みを伴わないものの２種があり
、データ書き込みを伴うものは第１６図に示すタイミン
グにより、データ書き込みを伴わないものは第１５図に
示すタイミングにより、それぞれ書き込まれるようにな
っている。

■信号Ｗ　Ｐ　Ｍ　Ｐの設定 信号ＷＰＭＰの設定は、コマンド「ライトプレーンマス
ク」を実行して行う。このコマンド「ライトブレーンマ
スク」は、上記コマンド「リードブレーンマスク」と同
様にして実行されるコマンドてあり、第１６図に示すタ
イミングで行なわれる。

そして、コマンド「リードプレーンマスク」においては
、信号ＲＰＷが“１”信号となってＤタイプフリップフ
ロップＤＦＦ　ｌ　２にマスクデータが書き込まれたが
、この「ライトプレーンマスク」においては、信号ＲＰ
Ｗに代えて信号Ｗ　Ｐ　Ｗが“ｌ”信号となり、これに
より、ＤタイプフリップフロップＤＦＦＩＩにマスクデ
ータか書き込まれる。その他の動作は、コマンド「リー
ドプレーンマスク」と同様である。

（ＩＩ）論理演算処理 ■論理演算処理の概略 まず、論理演算処理の概略について説明する。

前述したソースレジスタ（すなわち、ＤＦＦ７）には、
ライトサイクル時に供給されるデータが洛納され、また
、デスティネーションレジスタ（ＤＦＦ　８）、および
パターンレジスタ（ＤＦＦ９）には、論理演算の前に各
々所定のコマンドによってデータが書き込まれる。そし
て、上記各レジスタの間において、種々の論理演算が行
なわれ、この論理演算結果がメモリに書き込まれるよう
になっている。この場合どんな論理式であっても論理演
算結果Ｒは、次式に示すように８つの項の和として全て
現すことができる。

Ｒ＝ｂ、ＰＳＤ＋ｂ８ＰＳＩ）＋ｂＳＰＳＤ＋ｂ、ＰＳ
Ｄ十ｂ３ＰＳＤ＋ｂｔＦ’ＳＩ）＋ｂｌＩ”；Ｄ＋ｂｏ
Ｉ）！ＩＩ；Ｄ・・・・・・（１） 上記第（１）式においてＰ、Ｓ、Ｄは各々パターンレジ
スタ、ソースレジスタ、デスティネーションレジスタの
内容を示し、また、−を付したものは各レジスタの内容
の値を反転した値を示している。

第（１）式における係数ｂ７〜ｂｏは、論理演算の内容
によって“ｌ”か“０”に設定される係数であり、係数
値として“０”が設定された項は第（１）式の加算演算
から除外される。ここで、第８図は、上述した係数ｂ７
〜ｂｏに対応する項の意味を示すための図であり、円Ｐ
　、Ｓ　、Ｄがパターンレジスタ、ソースレジスタ、デ
スティネーションレジスタに対応している。番号を付し
た各エリアは、同一係数番号の項を示しており、例えば
、エリア１は、係数す。

に対応する項ＰＳＤを、エリア７は項ＰＳＤを示してい
る。次に、第（１）式による演算処理の一例として、Ｐ
Ｓ（エリア６．７に対応）とＰＤ（エリア１．３）を加
算する場合を説明する。この演算結果は、図から容易に
判るように斜線を付したエリア（エリア１．３，６．７
）となるはずである。まず、ＰＤ＋ＰＤを変形すると、 ＰＳ＋Ｆ’Ｄ＝ＰＳ（Ｄ＋ｌ））：ｐ（Ｓ−Ｉ）Ｄ＝Ｐ
ＳＤ＋ＰＳＩ）〒ｐｓＤ＋ｆ”；Ｄ・・・・・・（２） となる。そして、第（２）式による変形結果と第（１）
式の各項とを比べれば、第（２）式は、第（１）式にお
ける係数（ｂ７．ｂｅ、ｂｓ、ｂ＝、ｂ３．ｂｔ、ｂｌ
、ｂｏ）を（１゜１．０，０．１．０，１．０）とした
場合に等しいことが判る。すなわち、第（２）式の演算
結果である４つの項のみを有効とし、他の項を無効とす
る係数を設定すればよい。そして、第（２）式の演算結
果の第１項は第８図に示すエリア７に対応し、まｆこ、
第２、第３、第４項は、各々エリア６、エリア３および
エリア１に対応する。したがって、これらのエリアの和
は、第８図に斜線を付したエリアとなり、第（２）式が
正しいことが判る。また、上述の場合と同様にして、他
のすべての演算も係数（ｂ７、ｂｅ、ｂｌ、ｂ、、ｂ３
．ｂｔＪｌ、ｂｏ）の値を適宜設定することにより、第
（１）式を用いて現すことができる。

そして、係数（ｂ７．　ｂｓ　、　ｂｓ　、　ｂ４．　
ｂ３．　ｂｙ　、　ｂ　＋　、　ｂｏ）は、回路上では
第６図に示すセレクタ１４の第θビット〜第７ビツト入
力端に供給される信号ＲＯＣＯ〜ＲＯＣ７に対応してお
り（この信号値の設定については後述）、上記論理演算
は、セレクタＩ４のセレクト動作によって行なわれる。

すなわち、デスティネーションレジスタを構成するＤタ
イプフリップフロップＤＦＦ　８の出力、ソースレジス
タを構成するＤタイプフリップフロップＤｒ’Ｆ　７の
出力、およびパターンレジスタを構成するＤタイプフリ
ップフロップＤＦＦ　９の出力が各々セレクタ１４の第
０ビツト、第１ビツト、第２ビツトに供給されているか
ら、これら各Ｄタイプフリップフロブプの出力が“ｌ”
の場合には各々をり、Ｓ。

Ｐと、また各出力が“０°の場合には各々をｆｉ、Ｓ。

Ｐとすれば、セレクタ１４のセレクト入力端子に供給さ
れる信号は、第（１）式に示す各項のいづれかに対応す
る信号となる。また、信号ＲＯＸがｌ”であれば、信号
ＲＯＣＯ〜ＲＯＣ７はセレクト入力端子に供給される上
記３ビツトの信号によって選択されるから、結局、セレ
クタ１４においては、第（１）式の各項とその係数とが
一致することとなる。したがって、セレクタ１４の動作
は、実質的に第（１）式に示す演算と同様となり、第Ｏ
〜第２ビットセレクト入力端子に供給された信号に対応
する信号ＲＯＣＯ〜ＲＯＣ７の値が“１”に設定されて
いれば、出力端Ｙから“ｌ”信号が出力され、“０”が
設定されていれば出力端Ｙから０”信号が出力される。

以上がこの実施例における論理演算処理の概要である。

■各しジスタへのデータ書き込み 次に、上述した各レジスタへのデータ書込動作について
説明する。

（イ）ソースレジスタへの書込 ソースレジスタへの書き込みは、ライトサイクルが設定
されていれば、通常の書込処理によって書き込まれる。

すなわち、第６図に示すＤタイプフリブプフロノプＤＦ
Ｆ７は、信号Ｗ　Ｅ　Ｗが“ｌ”になイーばセレクタＩ
Ｏの出力信号の取り込みを行うから、信号ＲＡ　Ｓ　Ｗ
とライトイネーブル信号〜■Ｅ（第３図参照）がともに
“ｌ”となったタイミングにおいてソースレジスタへの
書き込みが完了する。

そして、この際に書き込まれるデータは、信号ＰＡ〜１
が“ｌ”、信号Ｎ　Ｍ　Ａが“０”であればデータバス
■○ｐ−０（あるいあｔｏｐ−ｔ〜３）から供給される
ビクセル方向のデータとなり、その他の場合にはデータ
バス１０ｉから供給されるワード方向のデータとなる。

また、ＤタイプフリップフロップＤ　Ｆ　Ｆ　７に占き
込まれたデータは、信号ＲＯＸが“０”であれば、セレ
クタＩ４およびバゾファｌ３ｒＦ３を順次介してメモリ
〜１１に供給される。

（ロ）パターンレジスタおよびデスティネーションレジ
スタへの書込 パターンレジスタおよびデスティネーションレジスタへ
のデータ書き込みは、以下に述べる３種の処理によって
行なわれる。

第１には、データバスｌ０ｐ−０（あるいはｌ０ｐ−１
−１０ｐ−３）から供給さイーるピクセル方向の１ビツ
トのデータを、パターンレジスタあるいはデスティネー
ションレジスタの全ヒツトに一斉に書き込むコマンド「
ブレーンパターンレジスタ」あるいは「プレーンデステ
ィネーンヨンレジスタ」の実行である。

第２には、データバス１０．−１０．から供給されるワ
ード方向の８ビツトのデータを、パターンレジスタある
いはデスティネーションレジスタにビット対応で書き込
むコマンド７パターンレンスタ」あるいは「デスティネ
ーションレジスタ」の実行である。

第３には、メモリブロックＭ　Ｂ　０〜Ｍ　［３３から
データ読み出しを行うとともに、この読み出したデータ
をパターンレジスタあるいはデスティ不一ションレンス
タにヒツト対応て書３込乙゛コマント「パターンロード
イネーブル」あるいは「デスティネーションロードイネ
ーブル」の実行である。

次に、上記書込処理の種類別に各コマンドについて説明
する。

（１）コマンド「プレーンパターンレジスタ」、「プレ
ーンデスティネーションレジスタ」 コマンド「プレーンパターンレジスタ」は、第１６図に
示すタイミングで行なわれる。すなわち、第１６図に示
す時刻ｔ３゜において、コマンドコード（１３）をアド
レスバスＡＯ−Ａ７から供給する。

このコマンドコード（１３）は、コマンドレジスタｌに
ラッチされ、コマンドデータＭＣ０−ＭＣ７として出力
される。この結果、デコーダ２の入力端には、コマンド
レジスタｌから「３」のデータが供給され、また、メイ
ンコマンド・デコーダ４が信号ＲＧＡを“工”信号とす
る。次に、第１６図に示す時刻ｔ３＋の少し前において
、データバスｌ０ｐ−〇から書き込むべき“ｌ”もしく
は°０”のデータを供給する。このデータは、第７図に
示すバッファＢＦＦ　Ｉ　Ｏを介した後、第６図に示す
セレクタ１３の第１ビツトに供給される。そして、時刻
ｔ３、になると、第１６図に示すように信号ＷＥが立ち
上がり、この結果、第３図に示す信号ＷＥＷが立ち上が
る。信号ＷＥＷが立ち上がると、デコーダ２がイネーブ
ル状態となり、信号Ｗ　Ｔ　Ｐが°ｌ”信号に立ち上が
る。信号ＷＴＰが“ｌ”信号に立ち上がると、パターン
レジスタを構成しているＤタイプフリップフロップＤＦ
Ｆ９がセレクタ１３の出力データを取り込む。この時、
セレクタ１３は、信号Ｍ　ＣＷが“０”で信号ＭＣＣが
“ｌ”であるから、第１ビツト入力端を選択しており、
この結果、データバスｌ０Ｐ−０からセレクタ１３の第
１ビツト入力端に供給されていたデータは、時刻ｔ３１
において、セレクタ１３を介してＤタイプフリップフロ
ップＤＦＦ　９に取り込まれる。すなわち、この時点で
パターンレジスタへの書込が終了する。

次に、コマンド「プレーンデスティネーションレジスタ
」について説明する。このコマンドも上記コマンドと同
様に第１６図に示すタイミングにより実行され、上記と
ほぼ同様の処理となる。すなわち、時刻ｔ３０において
コマンドコード（１４）をアドレスバスＡＯ〜Ａ７から
供給し、時刻ｔ３１においてデータバスｌ０ｐ−０から
所定のデータを供給すると、時刻ｔ３１において第・１
図に示すデコーダ２が信号Ｗ　Ｔ　Ｄを“ビ信号とし、
この結果、上記データがセレクタ１３を介してＤタイプ
フリップフロップＤＦＦ８に取り込まれる。これにより
、デスティネーションレジスタへの書込が終了する。

（１１）コマンド「パターンレジスタ」、「デスティネ
ーノヨンレノスタ」 コマンド「パターンレジスタ」は、上ｓ己コマンドと同
様に第１６図に示すタイミングで行なわれる。まず、時
刻ｔ３０の少し前から、コマンドコード（１６）をアド
レスバスＡ　Ｏ＝　Ａ　７がら供給する。

この結果、第４図に示すコマンドレジスタ１が信号ＲＡ
Ｓが立ち上がる時刻ｔ、。において、上記コマンドコー
ドをラッチし、コマンドデータＭＣＯ〜″ｖＩ　Ｃ７と
して出力する。これにより、デコーダ２の入力端に「６
．のデータが供給され、まｆこ、メインコマンド・デコ
ーダ４がら信号Ｉｔ　Ｇ　Ａが出力される。次に、時刻
ｔ３１の少し前からデータバス１０ｏ〜ＩＯ，に書き込
むべきデータを供給する。

このデータは、ビットインターフェイスＢＴＩｉ内のバ
ッファＢＦＦ　ｌを介してセレクタ１３の第０ビツト入
力端に供給される。そして、時刻ｔｓ＋において、ライ
トイネーブル信号’ＴＶ　Ｅ　、信号〜ＶＥＷが立ち上
がると、デコーダ２が信号Ｍ　Ｃｗを”■”信号とする
とともに、信号Ｗ　Ｔ　Ｐを“ｌ”信号とする。この結
果、第６図に示すＤタイプフリップフロップＤＦＦ９が
セレクタ１３の出力信号を取り込む。この時、セレクタ
１３は、信号Ｍ　ＣＷおよびＭ　ＣＣが共に“ｌ”とな
っているから、工。

ビット入力端を選択しており、これにより、Ｄタイプフ
リップフロヅプＤＰＦ　９には、データバス１０ｉに供
給されているデータが取り込ま４−Ｌる。

この動作は、各ビットインターフェイスＢＴｉ。

〜ＢＴＩ７において同時に行なわれるから、この時点に
おいて、パターンレジスタへのビット毎のデータ書込か
終了する。また、二〇書込は池のメモリ装置においても
一斉に行なわれる。ただし、信号Ｃ９ＭＰ（第７図に示
すセレクタ１５の出力信号）が“０”信号となっている
メモリ装置にあっては、第４図に示す信号Ｍ　ＣＳ　Ｔ
が“ｌ”信号とならず、メインコマンド・デコーダ４が
イネーブル状態とならないから、パターンレジスタへの
書込は行なわれない。

次に、コマンド「デスティネーションレジスタ」につい
て説明する。このコマンドは、上記「パターンレジスタ
」と同様の処理を行うコマンドであり（コマンドコード
は（１７））、書き込み対象がＤタイプフリップフロッ
プＤＦＦ８であることを除いては、上記コマンド「パタ
ーンレジスタ」と同様の動作となる。すなわち、コマン
ド「デスティネーションレジスタヨにおいては、第１６
図に示す時刻ｔ３１において、信号ＷＥが立ち上がると
、第４図に示すデコーダ２が信号ＷＴＤを“ｌ”信号と
し、これにより、ＤタイプフリップフロップＤＦＦ８に
は、データバスＩＯｉから供給されたデータがセレクタ
１３を介して書き込１れる。

また、コマンド「パターンレジスタ」および［デスティ
ネーションレジスタ」の実行においては、パターンレジ
スタおよびデスティネーションレジスタの内容を読み出
すこともできる。この場合は、第１６図における時刻ｔ
３１において、破線で示すようにライトイネーブル信号
ＷＥを“０”信号とし、かつ、信号ＯＥを立ちあげて信
号ＯＥ〜■を“ｌ”信号とする。このようにすると、第
６図に示すアンドゲートＡＮ３０が“ｌ”信号を出力し
てアウトプットデータバッファ３１がイネーブル状態と
なり、デスティネーションレジスタＩ）ＦＦ８もしくは
パターンレジスタＤＦＦ９のいづれかのデータが、セレ
クタ３０、アウトプットデータバッファ３１を順次介し
てデータバスＩＯｉに出力される。この場合、セレクタ
３０は、コマンド・コントロール回路ＣＣから供給され
る信号Ｍ　ＣＯが“ｌ”であれば、Ｄタイプフリップフ
ロップＤＦＦ８を選択し、信号ＭＣＯが“Ｏ゛であれば
、ＤタイプフリップフロップＤＦＦ　９を選択するよう
になっている。

これにより、コマンド「デスティネーションレジスタ」
の実行時にはセレクタ３０がＤタイプフリップフロップ
ＤＦＦ　８を選択し、また、コマンド「パターンレジス
タ」の実行時にはセレクタ３０がＤタイプフリップフロ
ップＤＦＦ９を選択する。

（ｉｉｉ）コマンド「パターンロードイネーブル」、「
デスティネーションロードイネーブル」 コマンド「パターンロードイネーブルＪは、以下に述べ
るようにして行なわれる。すなわち、コマンドコードと
して、その上位ビットが２進表示で（００１１）、下位
の第■ビットが“Ｉ”（他のビットはドントケア）とな
っているコードを供給すると、第４図に示すレジスタ７
の入力端に“１”レベルの信号ＭＣＩが供給され、また
、メインコマンド・デコーダ４が信号ＲＬＣを１”信号
にしてレノスタフをイネーブル状態とする。この結果、
信号ＰＬＥが“ｌ”信号となり、アンドゲートＡＮ３Ｃ
の一方の入力端が“ｌ”レベルとなる。ここで、アンド
ゲートＡ　Ｎ　３８の出力信号が“ｌ”信号であれば、
アンドゲートＡＮ３６カ＜″１″信号を出力し、この結
果、信号ＷＴＰが“ｌ”信号に立ち上がる。

信号ＷＴＰが“１”信号に立ち上がれば、第６図に示す
ＤタイプフリップフロップＤＦＦ９がデータ取り込みを
行う。この場合、アンドゲート、Ａ　Ｎ　３８が°ｌ”
信号を出力する条件は、信号Ｂ　Ｍ　ｉ、ＣＡ　Ｓ　Ｗ
　、　ＯＥ　Ｅ　、　Ｍ　Ｋ　Ａがすべて“ｌ”信号と
なることであるが、信号Ｂ　Ｍ　ｌの値はマスクレノス
タの値設定時に確定され、信号ＣＡＳＷはカラムアドレ
ス・ストローブ信号ＣＡ　Ｓの立ち上がり時に“ｌ”と
なり、信号Ｍ　Ｋ　Ａはマスクモードの設定時にすてに
“１”信号となっている信号である。そして、信号ＯＥ
Ｅは、アウトプットイネーブル信号ＯＥが立ち上がった
のち所定時間遅れて“ｌ”となる信号である。すなわち
、アンドゲートＡＮ３８が“１”信号を出力す１のは、
アウトプットイネーブル信号ＯＥが立ち上がってから所
定時間たつ７ｗ後である。したがって、上記コマンドを
実行した後に、第９図に示すリードサイクルを実行すれ
は、アウトプットイネーブル信号ＯＥが立ち上かっｒ二
時刻し、から所定時間経過後に信号ＯＥＥか“ｌ”信号
となり、これにより、メモリＭ　ｉから５売み出された
データは、信号ＯＥＥが“ｌ”信号となっ−時点におい
て、バッファＢＦＦ１、セレクタ１３を順次弁してＤタ
イプフリップフロップＤＦＦ９に取り込まれる。すなわ
ち、リードサイクルにおいて、メモリからデータ読み出
しが行なわれると同時に、この読み出されたデータがパ
ターンレジスタに書き込まれる。このように、信号ＯＥ
Ｅの立ち上かりタイミングをアウトプットイネーブル信
号ＯＥの立ち上がタイミングより遅らせているのは、メ
モリＭｉからデータ読み出しが完全に行なわれ１こ（デ
ータが確定した）タイミングにおいて、パターンレジス
タへの書き込みを行うためである。

ここで、第１７図にコマンド「パターンロードイネーブ
ル」の実行例を示す。この図に示すようにメモリからの
リードコントロールに対しては、信号ＲＰ　Ｍ　ＰとＢ
　Ｍｔとがマスク機能を何し、パターンレジスタへの書
き込みに対しては、信号ＰＬＥとＢ　Ｍ　ｉとがマスク
機能を有する。なお、図に示す「・」の記号は、書き込
まないビットを示している。

また、コマンド「デスティネーンヨンロードイネーブル
」の実行は、上記コマンド「パターンロードイネーブル
」と同様にして行なわれる。すなわち、コマンドコード
として、その上位ビットが２進表示で（００１１）、下
位の第２ビツトが“１”（他のビットはドントケア）と
なっているコードを供給すると、第４図に示すレジスタ
７の入力端に“１”レベルの信号ＭＣ２が供給され、ま
た、メインコマンド・デコーダ４が信号ＲＬＣを“ｌ”
信号としてレジスタ７をイネーブル状態とする。この結
果、信号ＤＬＥが“１”信号に立ち上がり、信号ＷＴＤ
を“ｌ”信号とする。したがって、デスティネーション
レジスタを構成するＤタイプフリップフロップＤＦＦ９
がセレクタ１３の出力データを取り込む。このコマンド
におけるマスク処理は、上述したことから判るように、
コマンド「パターンロードイネーブル」と同じである（
第１７回診、照）。

また、コマンドコードとして、上位４ビツトが２進表示
で（ＯＯしｌ）、下位の第１、第２ビツトが共に“ｌ”
（他のビットはドントケア）となっているコードを供給
すると、コマンド［パターンロードイネーブル」と「デ
スティネーンヨンロードイネーブル」とが同時に実行さ
れる。

■論理演算の係数設定処理 次に、第（１）式に示す係数ｂ７〜ｂｏの設定処理につ
いて説明する。この係数設定は、下位４ビツトについて
は、コマンド「ラスクオペレーションコード（ＬＯＷ）
Ｊの実行により、上位４ビツトについては、コマンド「
ラスクオペレーションコード（ＩＩＩＣＩ−ｉ）ｊの実
行により行なわれる。以下にこれらのコマンドについて
説明する。

まず、コマンド［ラスクオペレーションコード（ＬＯ’
１Ｖ）ｊは、コマンドコードとして、上位４ビツトを２
進表示で（００１１）とし、下位４ビツトを各々係数ｂ
：＋、ｂ２．ｂ１．ｂｏの値に対応する値とｒる（第１
表参照）。そして、このコマンドコードが第１５図に示
す時刻ｔｌｏにおいて、アドレスバスＡＯ〜、八７（こ
供給されると、コマンドレジスタＩがラッチを行い、コ
マンドデータ〜Ｉ　ＣＯ＝　ＮＩ　Ｃ７として出力する
。この結果、レジスタ８の入力端に係数ｂ３．ｂ２．Ｅ
ｌ＋、ｂｏの値に対応する信号〜ＩＣ３，ＭＣ２゜ＭＣ
１，ＭＣＯが供給され、また、メインコマンド・デコー
ダ４が信号ＲＯＬを“ｌ”信号とする。

この結果、レジスタ８がイネーブル状態となり、係数ｂ
ａ、ｂｙ、ｂｌ、ｂｏの値に対応する信号ＲＯＣ３，Ｒ
ＯＣ２，ＲＯＣ１、ＲＯＣＯが出力される。そして、こ
の信号ＲＯＣ３，ＲＯＣ２，ＲＯＣ１，ｒ？ＯＣＯが、
第６図に示すセレクタ１４の第３〜第０ビツト入力端に
供給され、これにより、係！＆　ｂｆｆ、ｂ２．ｂ、　
。

ｂｏの設定が完了する。

次に、コマンド「ラスクオペレーションコード（Ｉ］Ｉ
ＧＨ）ｊを実行する場合は、コマンドコードとして上位
４ビツトを（０１０１）とし、また、下位４ビツトを係
数す、、ｂ、、ｂ５．ｂ、に対応する値とする。

そして、このコマンドコードを上述の場合と同様にして
第１５図に示すタイミングでコマンドレジスタｌに供給
すると、レジスタ９の入力端には係数ｂ７−　ｂｅ　、
　ｂ５　、　ｌ）、に対応するコマンドコードＭ　Ｃ３
。

Ｎ１ｃ　２９ＭＣＩ　、ＭＣＯが供給され、また、メイ
ンコマンド・デコーダ４が信号ＲＯＵを“ｌ”信号とす
る。この結果、レジスタ９がイネーブル状態となり、係
数ｂｖ、ｂｓ、ｂ６．ｂ４（’）値に対応した信号ＲＯ
７，ＲＯ６，ＲＯ５，ＲＯ４が出力される。この出力Ｒ
０７，ＲＯ６，ＲＯ５，ＲＯ４は、第６図に示すセレク
タ１４の第７〜第４ビツト入力端に供給され、これによ
り、係数ｂｔ、ｂａ、ｂｓ、ｂａの設定が完了する。

以上のように、係数す。−ｂ７を設定するには、コマン
ド「ラスクオペレーションコード（ＬＯＷ）」と「ラス
クオペレーションコード（ＨＩＧＨ）Ｊとの双方を実行
する。

■論理演算の実行 次に、上述のようにして設定されたバターレジスタ、デ
スティネーションレジスタ、ソースレジスタおよび係数
ｂ７〜ｂ０の内容に基づく論理演算の実行について説明
する。

論理演算を実行する際は、第１表に示すコマンド「ラス
クオペレーションイネープル」を実行する。

すなわち、第１５図に示す時刻ｔｏｏにおいて、コマン
ドコード（ＯＦ）をアドレスバスＡＯ−Ａ７に供給する
。この結果、第４図に示すコマンドレジスタｌが、デコ
ード回路３に対し、値が“Ｉ”となっているコマンドデ
ータＭＣ３９ＭＣ２、ＭＣＩ　、ＭＣＯを供給し、また
、アンドゲートＡＮ２１の出力信号Ｍ　Ｄ　Ｓが“ｌ”
信号となってデコード回路３がイネーブル状態となり、
これにより、デコード回路３は、信号ＲＯＥを“ｌ”信
号とする。一方、マスクモードにおいては、信号ＭＫＡ
は“ｌ”信号になっているから、信号ＲＯＥが“Ｉ”信
号となると、アンドゲートＡ　Ｎ　３５の出力信号であ
る信号ＲＯＸが“ｌ”信号となる。この信号ＲＯＸが“
ｌ”信号となると、第６図に示すセレクタ１４の第３ビ
ツトセレクト端子が“ｌ”レベルになる。この場合、第
３ビツトセレクト端子は負論理となっているため、信号
ＲＯＸが“１”信号となると、第Ｏ〜第３ビットセレク
ト端子に供給されるデータは、１０進表示で８を超える
ことはｒｉ−い。したかって、Ｄタイプフリップフロッ
プＤＦＦ７（ソースレジスタ）の出力信号５ＲＣｉがセ
レクタ１４を介してメモリＭｉに供給されることはなく
、ＤタイプフリップフロップＤＦＦ　７、ＤＦＦ８、Ｄ
ＦＦ９の各出力信号は、すべてセレクト信号として機能
する。そして、各ＤタイプフリップフロップＤＦＦ７、
ＤＦＦ　８、ＤＦＦ　９の出力信号が“１”の場合を、
第（１）式のＳの項、Ｄの項、Ｐの項とし、各出力信号
が“０”の場合に第（１）式のＳの項、Ｄの項、ｐの項
とすれば、セレクタ１４のセレクト動作は、第（１）式
に示す演算に対応するものとなる。

この場合、ソースレジスタであるＤタイプフリップフロ
ップＤＦＦ　７への書込は、通常のメモリサイクルにお
けるライトサイクル（第１０図参照）によって行なわれ
るから、ソースレジスタの内容は、メモリサイクル毎に
順次書き変えることができる。

なお、上述した実施例においては、デスティネーション
データ、パターンデータおよびソースデータの間の論理
演算を容易に、かつ高速に行うことができ、これにより
、画像合成、打ち抜き表示、画像の一部移動等の高速処
理を実現することができる利点が得られる。さらに、演
算すべきカラーコードが多く演算の種類が多い場合にわ
いても、演算を指定するための処理が簡単となる利点０
得られる。

また、上記実施例においては、デスティネーションレジ
スタおよびパターンデータの瞬時書き換えの例を示した
が、これと同様の構成により、比較検出用のデータを記
憶するレジスタ等の高速書き換え処理も行うことができ
る。

また、上記実施例は、アウトプット・イネーブル信号が
アクティブとなっている間において、リードデータが出
力されるタイプのメモリを用い１こが、例えば、カラム
アドレス・ストローブ信号（制御信号）がアクティブと
きにリードデータが出力されるタイプのメモリにもこの
発明は適用することができる。

さらに、ビットインターフェイス、ピクセルインターフ
ェイス、タイミングコマンドコントロール回路およびメ
モリ部の接続関係や各種機能の分担は、上記実施例で示
し１こものに限定されることなく、種々の変形が可能で
ある。

例えば、第１９図に示すように、メモリインターフェイ
スＭＩを有するメモリブロック７０〜７３と、メモリブ
ロックインターフェイス７５〜７８を設け、メモリイン
ターフェイスＭｌにライトビットマスクの機能を持たせ
、メモリブロックインターフェイス７５〜７８にその他
の各種機能を持たせるようにしてもよい。

また、メモリの容量が大きい場合は、第２０図に示すよ
うな構成とすればよい。この図において、８０．８１各
々４ｂｉｔＸ６４ＫＸ４プレーン（４面）のメモリブロ
ックであり、各メモリブロック・８０．８１には各々メ
モリインターフェイスＭｌが設けられている。この場合
、各メモリインターフェイスＭｌはメモリブロックイン
ターフェイスＭＨＩとの間で４ビット単位でデータの授
受を行うように構成される。そして、メモリブロックイ
ンターフェイスＭＢＩは、外部回路に対しワード方向に
８ビット単位、ピクセル方向に４ビット単位でデータの
授受を行うように構成されている。

第２０図に示す例において、メモリインターフェイスＭ
　Ｉに要求される機能は、ワード方向／ピクセル方向切
り換え機能、リード／ライトビットマスク機能、ライト
プレーンマスク機能、リードプレーンマスク機能である
。

この結果、メモリインターフェイスＭ　Ｉの入出力デー
タは、ワード方向に切り換えられた際は、選択されてい
るｌまたは複数の面のワード方向のデータとなり、ピク
セル方向に切り換えられた際は、各面についてのピクセ
ルデータとなる。また、リード／ライトサイクルにあっ
ては、各面についてビットマスクおよびプレーンマスク
を行うことができる。

次に、メモリブロックインターフェイスに要求される機
能は、バタ、−ンレジスタ（４面分）、デスティネーシ
ョンレジスタ（４面分）、論理演算機能、ワード方向／
ピクセル方向切換機能、リードビットマスクおよびリー
ドプレーンマスクである。

パターンレジスタ、デスティネーションレジスタが各々
４面分必要なのは、各面について任憇のデータにより演
算を行い得るようにするためである。この場合、論理演
算を行う時は、１面ずつ実行するので、論理演算回路は
１つてよい。また、ワード方向に切り換えられたときは
、各メモリインターフェイスＭ　Ｉが入出力する４ビツ
トのデータを合わせて８ビツトとし、この８ビツトのデ
ータをリードプレーンマスクに応じてワードデータとし
て入出力する。一方、ピクセル方向に切り換えられたと
きは、各メモリインターフェイスＭ１が入出力する各面
毎のピクセルデータを、同一面に対応するものについて
リードピットマスクに応じてアンドをとって入出力する
。

「発明の効果」 以上説明したように、この発明によれば、アクセスアド
レスが確定した後、そのアドレスにより指定されるメモ
リ部からリードデータが出力されるように構成されてい
るメモリ装置において、データが記憶されるレジスタを
前記メモリ部とは別個に有するとと６に、前記メモリ部
のリードサイクル中の読出データが確定したタイミング
においてｎｆｊ記レノしタに対するロード信号をアクテ
ィブとするレジスタロード手段を具備したので、メモリ
部とは異なる箇所において各種データを記憶し得るとと
もに、このデータの書き換えを極めて高速で行うことが
できる。また、上記書き換え処理を行うに際し、メモリ
装置を制御するｃｐｕ（中央処理装置）やグラフィック
コントローラの制御が複雑化するということがない利点
が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例の全体構成を示すブロック
図、第２図はメモリ装置の接続状態を示すブロック図、
第３図はタイミング・コントロール回路ＴＣの構成を示
すブロック図、第４図はコマンド・コントロール回路Ｃ
Ｃの構成を示すブロック図、第５図はメモリブロックの
構成を示すブロック図、第６図はビットインターフェイ
スの構成を示すブロック図、第７図はピクセルインター
フェイスの構成を示すブロック図、第８図は同実施例に
おける演算処理を示す図、第９図はリードサイクルにお
ける制御信号のタイミングチャート、第１０図はライト
サイクルにおける制御信号のタイミングチャート、第１
１図および第１２図は各々リードサイクルにおけるマス
ク状態と出力データとの関係を示す図、第１３図および
第１４図は各々ライトサイクルにおけるマスク状態と入
力データとの関係を示す図、第１５図、および第１６図
は各々コマンド書き込みサイクルの制御信号のタイミン
グチャート、第１７図はコマンド［パターンロードイネ
ーブル」の実行例を示す図、第１８図はフレームメモリ
と表示面との関係を示す概念図、第１９図および第２０
図は各々この発明におけるメモリ部と各種インターフェ
イス機能の他の接続例を示すブロック図である。 ８．９　・・・・レジスタ（演算データ記憶手段）、１
４・・・・・・セレクタ（論理演算手段）、ＲＯＣＯ−
ＲＯＣ７・・・・・演算選択データ、ＴＣＣ・・・・・
・タイミング・コマンド・コントロール（レノスタロー
ド手段）、ＭＢＯ〜ＭＢ３・・・・・メモリブロック、
１３ＴＩｏ−ＢＴＩ？・・・・・ビットインターフェイ
ス、ＰＸｌ−０・・・・・ピクセルインターフェイス、
ＩＯｏ〜１０？・・・・・入出力データパス（ワード方
向データバス）、ｔｏｐ−ｏ〜■ｏｐ−３・・・・・・
入出力データパス（ビクセル方向データバス）、ＤＦＦ
　７・・・・・・Ｄタイプフリップフロップ（ソースレ
ジスタ：レジスタ）、ＤＦＦ８・・・・・・Ｄタイプフ
リップフロップ（デスティネーションレジスタ；レジス
タ）、ＤＦＦ９・・・・・・Ｄタイプフリップフロップ
（パターンレジスタ：レジスタ）、ＯＥ・・・・・・ア
ウトプット・イネーブル信号（制御信号）。

Claims (4)

【特許請求の範囲】
1. （１）アクセスアドレスが確定した後、そのアドレスに
   より指定されるメモリ部からリードデータが出力される
   ように構成されているメモリ装置において、データが記
   憶されるレジスタを前記メモリ部とは別個に有するとと
   もに、前記メモリ部のリードサイクル中の読出データが
   確定したタイミングにおいて前記レジスタに対するロー
   ド信号をアクティブとするレジスタロード手段を具備す
   ることを特徴とするメモリ装置。
2. （２）前記レジスタは複数であり、かつ、前記レジスタ
   ロード手段は、この複数のレジスタに対するロード信号
   を各々アクティブとし得るように構成されていることを
   特徴とする特許請求の範囲第１項記載のメモリ装置。
3. （３）アクセスアドレスが確定した後、そのアドレスに
   よって指定されたメモリ部からリードデータが出力され
   るように構成されているメモリ装置において、データが
   記憶されるレジスタを前記メモリ部とは別個に設けると
   ともに、外部から供給されるデータと前記レジスタ内の
   データとの間についての論理演算を行う機能を有し、か
   つ、実際の演算実行にあっては演算コードによって指定
   された演算を行う論理演算手段と、所定の手続きによっ
   て前記演算コードが設定され、この設定された演算コー
   ドを前記論理演算手段に供給する演算コード記憶手段と
   、前記メモリ部のリードサイクル中の読出データが確定
   したタイミングにおいて前記レジスタに対するロード信
   号をアクティブとするレジスタロード手段とを具備する
   ことを特徴とするメモリ装置。
4. （４）前記レジスタは複数であり、かつ、前記レジスタ
   ロード手段は、この複数のレジスタに対するロード信号
   を各々アクティブとし得るように構成されていることを
   特徴とする特許請求の範囲第３項記載のメモリ装置。