JPS5961162A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS5961162A JPS5961162A JP57172155A JP17215582A JPS5961162A JP S5961162 A JPS5961162 A JP S5961162A JP 57172155 A JP57172155 A JP 57172155A JP 17215582 A JP17215582 A JP 17215582A JP S5961162 A JPS5961162 A JP S5961162A
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- JP
- Japan
- Prior art keywords
- chip
- elements
- circuit
- semiconductor integrated
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/10—Integrated device layouts
Landscapes
- Analogue/Digital Conversion (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
（１）発
【夕］の技術分野
本発明はアナログの半導体集積回路に関する。
（２）技術の背景
高’１ｈ１１度のＡ／、コンバータヤＤ／Ａコンバータ
では、その一部回路素子間で非常に高い相対精度を要求
される。例えばＤ／Ａコンバータにおいて、基準電流発
生用抵抗の抵抗値と出力電流電圧変換用フィードバック
抵抗の抵抗値とは、非常に高い精度で互いに等しいかあ
るいは両者の比が一定となることが要求される。 この種のデバイスを半導体集積回路（半導体ＩＣ）で構
成しようとする場合、マスク技術、プロセス技術が大幅
に進歩している近年の技術によれば、回路素子間の相対
精度をかなりの程度まで上げるととができ、従ってかな
シ高精度のＩＣチップを形成することができる。 （３）従来技術と問題点 しかしながら上述の如き高精度化は、チップ単体である
ときのみ、言えることであり、この種のＩＣチップをパ
ッケージングした場合、回路素子にかなシの特性変化が
生じてし咬う。即ち、パンケージングは、一般にセラミ
ック板の上に設けられた金属基板にＩＣチップを種々の
接着剤、例えば金シリコン（ＡｕＳｉ）、金（Ａｕ）、
金ペースト。 等でダイス付けすることによって行われるが、この金属
基板とＩＣチップとの熱膨張係数に大きな差があること
から、パッケージ温度が変化するとチップに応力が印加
され、これによってチップ内の素子値が変動しでし捷う
のである。 （４）本発明の目的 従って本発明は従来技術の上述の問題を解消するもので
あり、本発明の目的はパッケージングした場合にもＩＣ
チップ内の回路素子間の相対精度が悪化しないようにし
た半導体集積回路を提供することにある。 （５）発明の構成 上述した目的を達成する本発明の特徴は、半導体チップ
内に形成される素子であって素子間の相対精度を必要と
する素子対の各々を、該チップの中心点もしくは中心軸
に対して対称の位置に配置せしめたことにある。 （６） 発明の実施例 以下図面を用いて本発明の詳細な説明する。 第１図は本発明の一実施例を表わしている。 同図において、１０はＩＣチップであり、１２ａ及び１
２ｂはＩＣチップ１０内に形成された回路′素子（抵抗
素子）であって高い相対精度を要求されるものである。 これらの回路素子１２ａ、１２ｂはＩＣチップ１０の中
心点１４に対して点対称となる位置に配置されている。 これによシ、パッケージに封入した後画素子１２ａ、１
２ｂに印加される応力は互いにほぼ等しくなり、従って
素子値変化量も互いに等しくなるから画素子の相対精度
は高い値に維持される。なお、これらの素子対１２ａ及
び１２ｂは、位置ばかりでなくその形状及び伸長方向を
も互いに対称とすることが望ましい。 第２図は本発明の他の実施例を表わしている。 この例では、回路素子１６ａ及び１６ｂがＩＣチップ】
８の縦方向の中心線２０に対して線対称の位置に設けら
れている。本実施例の作用効果は第１図の実施例の場合
と同じである。素子対１６ａ及び１６ｂも位置ばかって
なくその形状及び伸長方向を互いに対称とすることが望
ましい。 第３図は本発明のさらに他の実施例を表わしている。こ
の例は回路素子２２ａ及び２２ｂがＩＣチップ２４の横
方向の中心軸線２６に対して線対称の位置に設けられて
いる。中心線が横方向であることを除いて本実施例は第
２図の実施例と全く同じである。 以上３つの実施例について述べたが、これらの回路素子
対は、できるだけＩＣチップの外周に近い位置に配置す
ることが望ましい。即ち、第４図（Ａ）、 （Ｂ）に示
す如く、ＩＣチップ２８ に印加さシ）、た応力に対す
る各抵抗素子３０の抵抗変化率はＩＣチップ２８の中心
部に位置するものほど大きくなるのである。なお、第４
図（Ａ）は、第４図（Ｂ）に示す如＜ＩＣチップ２８に
パターニングされた抵抗素子３０そり、ぞｔｌ、につい
て、一定心力をＩＣチップに印加した際の抵抗変動率を
表わしたものである。 第５図及び第６図はそれぞれ本発明のさらに他の実施例
であり、高い相対精度を要求される回路素子のパターン
形状が多少複雑となった場合である。 第５図の実施例は抵抗素子の場合であり、ＩＣチップ３
２上に形成された各抵抗素子３４ ａ、 ３４ ｂ。 ３４ ｃ、 ３５ ｄは、ＩＣチップ３２の中心点３６
に対して位置、形状及び伸長方向共互いに点対称に設け
られている。第６図の実施例はトランジスタの場合であ
り、ＩＣチップ３８上に形成された各トランジスタ素子
４０ａ、４０ｂ、４０ｃ、４０ｄは、チップ中心点４２
に対して位置、形状、伸長方向共に互いに点対称に設け
られている。なお、トランジスタ素子４０ａにおいてＥ
はエミッタ、Ｂはペース、Ｃはコレクタをそれぞれ示し
ている。 （７）発明の効果 以上詳細に説明したように本発明によれば、ＩＣチップ
の中心点もしくは中心軸に対して対称位置に素子対の各
々が配置されているため、パッケージＶＣ封入した場合
にもこれらの素子間の相対精度は、たとえ熱膨張に基づ
く応力がＩＣチップに印加された場合にもさほど悪化ぜ
す、従って素子間の相対精度の良好な半導体集積回路が
実現できる。
では、その一部回路素子間で非常に高い相対精度を要求
される。例えばＤ／Ａコンバータにおいて、基準電流発
生用抵抗の抵抗値と出力電流電圧変換用フィードバック
抵抗の抵抗値とは、非常に高い精度で互いに等しいかあ
るいは両者の比が一定となることが要求される。 この種のデバイスを半導体集積回路（半導体ＩＣ）で構
成しようとする場合、マスク技術、プロセス技術が大幅
に進歩している近年の技術によれば、回路素子間の相対
精度をかなりの程度まで上げるととができ、従ってかな
シ高精度のＩＣチップを形成することができる。 （３）従来技術と問題点 しかしながら上述の如き高精度化は、チップ単体である
ときのみ、言えることであり、この種のＩＣチップをパ
ッケージングした場合、回路素子にかなシの特性変化が
生じてし咬う。即ち、パンケージングは、一般にセラミ
ック板の上に設けられた金属基板にＩＣチップを種々の
接着剤、例えば金シリコン（ＡｕＳｉ）、金（Ａｕ）、
金ペースト。 等でダイス付けすることによって行われるが、この金属
基板とＩＣチップとの熱膨張係数に大きな差があること
から、パッケージ温度が変化するとチップに応力が印加
され、これによってチップ内の素子値が変動しでし捷う
のである。 （４）本発明の目的 従って本発明は従来技術の上述の問題を解消するもので
あり、本発明の目的はパッケージングした場合にもＩＣ
チップ内の回路素子間の相対精度が悪化しないようにし
た半導体集積回路を提供することにある。 （５）発明の構成 上述した目的を達成する本発明の特徴は、半導体チップ
内に形成される素子であって素子間の相対精度を必要と
する素子対の各々を、該チップの中心点もしくは中心軸
に対して対称の位置に配置せしめたことにある。 （６） 発明の実施例 以下図面を用いて本発明の詳細な説明する。 第１図は本発明の一実施例を表わしている。 同図において、１０はＩＣチップであり、１２ａ及び１
２ｂはＩＣチップ１０内に形成された回路′素子（抵抗
素子）であって高い相対精度を要求されるものである。 これらの回路素子１２ａ、１２ｂはＩＣチップ１０の中
心点１４に対して点対称となる位置に配置されている。 これによシ、パッケージに封入した後画素子１２ａ、１
２ｂに印加される応力は互いにほぼ等しくなり、従って
素子値変化量も互いに等しくなるから画素子の相対精度
は高い値に維持される。なお、これらの素子対１２ａ及
び１２ｂは、位置ばかりでなくその形状及び伸長方向を
も互いに対称とすることが望ましい。 第２図は本発明の他の実施例を表わしている。 この例では、回路素子１６ａ及び１６ｂがＩＣチップ】
８の縦方向の中心線２０に対して線対称の位置に設けら
れている。本実施例の作用効果は第１図の実施例の場合
と同じである。素子対１６ａ及び１６ｂも位置ばかって
なくその形状及び伸長方向を互いに対称とすることが望
ましい。 第３図は本発明のさらに他の実施例を表わしている。こ
の例は回路素子２２ａ及び２２ｂがＩＣチップ２４の横
方向の中心軸線２６に対して線対称の位置に設けられて
いる。中心線が横方向であることを除いて本実施例は第
２図の実施例と全く同じである。 以上３つの実施例について述べたが、これらの回路素子
対は、できるだけＩＣチップの外周に近い位置に配置す
ることが望ましい。即ち、第４図（Ａ）、 （Ｂ）に示
す如く、ＩＣチップ２８ に印加さシ）、た応力に対す
る各抵抗素子３０の抵抗変化率はＩＣチップ２８の中心
部に位置するものほど大きくなるのである。なお、第４
図（Ａ）は、第４図（Ｂ）に示す如＜ＩＣチップ２８に
パターニングされた抵抗素子３０そり、ぞｔｌ、につい
て、一定心力をＩＣチップに印加した際の抵抗変動率を
表わしたものである。 第５図及び第６図はそれぞれ本発明のさらに他の実施例
であり、高い相対精度を要求される回路素子のパターン
形状が多少複雑となった場合である。 第５図の実施例は抵抗素子の場合であり、ＩＣチップ３
２上に形成された各抵抗素子３４ ａ、 ３４ ｂ。 ３４ ｃ、 ３５ ｄは、ＩＣチップ３２の中心点３６
に対して位置、形状及び伸長方向共互いに点対称に設け
られている。第６図の実施例はトランジスタの場合であ
り、ＩＣチップ３８上に形成された各トランジスタ素子
４０ａ、４０ｂ、４０ｃ、４０ｄは、チップ中心点４２
に対して位置、形状、伸長方向共に互いに点対称に設け
られている。なお、トランジスタ素子４０ａにおいてＥ
はエミッタ、Ｂはペース、Ｃはコレクタをそれぞれ示し
ている。 （７）発明の効果 以上詳細に説明したように本発明によれば、ＩＣチップ
の中心点もしくは中心軸に対して対称位置に素子対の各
々が配置されているため、パッケージＶＣ封入した場合
にもこれらの素子間の相対精度は、たとえ熱膨張に基づ
く応力がＩＣチップに印加された場合にもさほど悪化ぜ
す、従って素子間の相対精度の良好な半導体集積回路が
実現できる。
第１図、第２図１第３図はそれぞれ本発明の一実施例の
パターン図、 第４図（Ａ）、 ＣＢ）は回路素子位俗′と抵抗変動率
との関係を説明する図、 第５り１．嬉６は１はそれぞれ本発明の他の実施例のパ
ターン図である。 １０．１８，２４，２８，３２．３８ ・・ＩＣチップ
、１２ａ、 ］２ｂ、 １６ａ、 １６ｂ、 ２２ａ、
２２ｂ、 ３２ａ、 ３２ｂ。 ３２ｃ、 ３２ｄ、 ４０ａ、 ４０ｂ、 ４０ｃ、
４０ｄ 、、、回ｇＢ２子、１４．３６．４２・・・中
心点、 ２０．２６・・・中心軸。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第４図
パターン図、 第４図（Ａ）、 ＣＢ）は回路素子位俗′と抵抗変動率
との関係を説明する図、 第５り１．嬉６は１はそれぞれ本発明の他の実施例のパ
ターン図である。 １０．１８，２４，２８，３２．３８ ・・ＩＣチップ
、１２ａ、 ］２ｂ、 １６ａ、 １６ｂ、 ２２ａ、
２２ｂ、 ３２ａ、 ３２ｂ。 ３２ｃ、 ３２ｄ、 ４０ａ、 ４０ｂ、 ４０ｃ、
４０ｄ 、、、回ｇＢ２子、１４．３６．４２・・・中
心点、 ２０．２６・・・中心軸。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第４図
Claims (1)
- 【特許請求の範囲】 １、半導体チップ内に形成される素子であって素子間の
相対精度を必要どする素子対の各々を、該チップの中心
点もしくは中心軸に対して対称の位置に配置せしめたこ
とを特徴とする半導体集積回路。 ２、前記素子対の伸長方向を互いに対称とせしめた特許
請求の範囲第１項記載の半導体集積回路。 ３、前記素子対を該チップの外周に近い位置に配＠せし
めた特許請求の範囲第１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172155A JPS5961162A (ja) | 1982-09-30 | 1982-09-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172155A JPS5961162A (ja) | 1982-09-30 | 1982-09-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5961162A true JPS5961162A (ja) | 1984-04-07 |
Family
ID=15936581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57172155A Pending JPS5961162A (ja) | 1982-09-30 | 1982-09-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961162A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4694949A (en) * | 1984-05-29 | 1987-09-22 | Murata Kikai Kabushiki Kaisha | Article selecting system |
| JPS6316460U (ja) * | 1986-07-17 | 1988-02-03 | ||
| JP2005311742A (ja) * | 2004-04-22 | 2005-11-04 | Nec Electronics Corp | 半導体集積回路装置 |
-
1982
- 1982-09-30 JP JP57172155A patent/JPS5961162A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4694949A (en) * | 1984-05-29 | 1987-09-22 | Murata Kikai Kabushiki Kaisha | Article selecting system |
| JPS6316460U (ja) * | 1986-07-17 | 1988-02-03 | ||
| JP2005311742A (ja) * | 2004-04-22 | 2005-11-04 | Nec Electronics Corp | 半導体集積回路装置 |
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