JPS5961964A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JPS5961964A JPS5961964A JP57170978A JP17097882A JPS5961964A JP S5961964 A JPS5961964 A JP S5961964A JP 57170978 A JP57170978 A JP 57170978A JP 17097882 A JP17097882 A JP 17097882A JP S5961964 A JPS5961964 A JP S5961964A
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- JP
- Japan
- Prior art keywords
- film
- gas
- thin film
- electrode
- film transistor
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Thin Film Transistor (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はアモルファス半導体を用いた薄膜トランジスタ
の製造方法の改良に関するものである。
の製造方法の改良に関するものである。
（２）技術のＲ景
電界効果型薄膜トランジスタはガラス板等の適宜の基板
にケ゛−ト電極、ケ°−ト絶縁膜、半導体層であるアモ
ルファスシリコンＪ￥！、ソース及びドレイン電極を被
着してなシ、例えばマトリクス状に区分された大型の液
晶ディスプレイの駆動素子として注目されている。
にケ゛−ト電極、ケ°−ト絶縁膜、半導体層であるアモ
ルファスシリコンＪ￥！、ソース及びドレイン電極を被
着してなシ、例えばマトリクス状に区分された大型の液
晶ディスプレイの駆動素子として注目されている。
第１図はその一例を示したものであり、工はソース電極
、２はダート電極である。これらはマトリクスの縦線、
横線を構成する。３はドレイン電極で大きな面積を持つ
矩形でｂ図の断面図に示すように対向布靴４と共に液晶
パネルの一対の電極を構成し、これらの電極の間に液晶
５が封入さり。
、２はダート電極である。これらはマトリクスの縦線、
横線を構成する。３はドレイン電極で大きな面積を持つ
矩形でｂ図の断面図に示すように対向布靴４と共に液晶
パネルの一対の電極を構成し、これらの電極の間に液晶
５が封入さり。
る。電極間間隔りは１０μｍ程度である。ソース電極１
及びケ゛−ト電極２を選択し電圧を印加すると、それら
の選択ソース、ダート電極共にＴＰＴを構成するドレイ
ン電極３にソース電圧が加わシ、当該ドレイン電極と対
向電極４との間の液晶の配列が変り、その部分が透過性
になって白く見える。
及びケ゛−ト電極２を選択し電圧を印加すると、それら
の選択ソース、ダート電極共にＴＰＴを構成するドレイ
ン電極３にソース電圧が加わシ、当該ドレイン電極と対
向電極４との間の液晶の配列が変り、その部分が透過性
になって白く見える。
繊細な画像を表現するには多数の微小画素が必要であシ
、また画面にはある程度の大きさが必要であるから、そ
れを例えばＡ４版としても数血角のチップを用いるＩＣ
などから見れば極めて大きなものとなシ、かかる用途に
は薄膜トランジスタが適している。
、また画面にはある程度の大きさが必要であるから、そ
れを例えばＡ４版としても数血角のチップを用いるＩＣ
などから見れば極めて大きなものとなシ、かかる用途に
は薄膜トランジスタが適している。
（３）従来技術と問題点
第２図はアモルファスシリコン（ａ−８ｌ）ヲ用いた従
来の薄膜トランジスタを示す図である。この薄膜トラン
ジスタはガラス基板６の上にゲート電極７１Ｓｉ０２の
ダート絶縁膜８．ａ、−８ｔ の半導体層９を順次形
成し、その上にソース電極１゜及びドレイン電極１１を
形成し、更にその上に５ＩＯ２のノ等ッシペーション＠
’１２を形成したものである。
来の薄膜トランジスタを示す図である。この薄膜トラン
ジスタはガラス基板６の上にゲート電極７１Ｓｉ０２の
ダート絶縁膜８．ａ、−８ｔ の半導体層９を順次形
成し、その上にソース電極１゜及びドレイン電極１１を
形成し、更にその上に５ＩＯ２のノ等ッシペーション＠
’１２を形成したものである。
このような薄膜トランジスタにおいてはａ−８ｉの半導
体層９の上に直接５ｌｏ２膜１２を形成しているため、
チャンネル部にダメージが与えられ第３図に示す如く特
性が劣化するという欠点があった。第３図はダート電圧
とドレイン電流の関係を示したものであり、曲線Ａは初
期特性（・ヤッシペーション膜の形成前）を示し、曲線
Ｂはパッシベーション膜形成後の特性を示した。
体層９の上に直接５ｌｏ２膜１２を形成しているため、
チャンネル部にダメージが与えられ第３図に示す如く特
性が劣化するという欠点があった。第３図はダート電圧
とドレイン電流の関係を示したものであり、曲線Ａは初
期特性（・ヤッシペーション膜の形成前）を示し、曲線
Ｂはパッシベーション膜形成後の特性を示した。
（４）発明の目的
本発明は上記従来の欠点に鑑み、特性の良好な薄膜トラ
ンジスタを得ることができる薄膜トランジスタの製造方
法を提供することを目的とするものである。
ンジスタを得ることができる薄膜トランジスタの製造方
法を提供することを目的とするものである。
（５）発明の構成
そしてこの目的は１本発明によれば、ガラス基板の上に
ケート電極を形成し、その上に５ｌｏ２の絶縁膜及び半
導体層としてのａ−８ｉ膜を順次形成し、次いでその上
にソース電極及びドレイン電極を形成し、更にその上に
・ぐッシペーション膜を形成スる諸工程よシなる薄膜ト
ランジスタの製造方法において、前記・やッシペーショ
ン膜の形成工程はａ−８ｉ膜とＳｉｏ２膜とをプラズマ
ＣＶＤ法にょシ真空を破ることなく連続して形成するこ
とを特徴とする薄膜トランジスタの製造方法を提供する
ことによって達成される。
ケート電極を形成し、その上に５ｌｏ２の絶縁膜及び半
導体層としてのａ−８ｉ膜を順次形成し、次いでその上
にソース電極及びドレイン電極を形成し、更にその上に
・ぐッシペーション膜を形成スる諸工程よシなる薄膜ト
ランジスタの製造方法において、前記・やッシペーショ
ン膜の形成工程はａ−８ｉ膜とＳｉｏ２膜とをプラズマ
ＣＶＤ法にょシ真空を破ることなく連続して形成するこ
とを特徴とする薄膜トランジスタの製造方法を提供する
ことによって達成される。
（６）発明の実施例
以下本発明実施例を図面によって詳述する。
第４図は本発明による薄膜トランジスタの製造方法を説
明するための図である。同図において、２０はガラス基
板、２１はｒ−）電極、２２は５Ｉ０２のダート絶縁膜
、２３は半導層としてのａ−８１膜、２４はソース電極
、２５はドレイン電極、２６はａ−３ｔ膜、２７は５Ｉ
Ｏ２膜、２８はパッシベーション膜をそれぞれ示す。
明するための図である。同図において、２０はガラス基
板、２１はｒ−）電極、２２は５Ｉ０２のダート絶縁膜
、２３は半導層としてのａ−８１膜、２４はソース電極
、２５はドレイン電極、２６はａ−３ｔ膜、２７は５Ｉ
Ｏ２膜、２８はパッシベーション膜をそれぞれ示す。
第４図を用いて本発明の詳細な説明すると、先ずａ図の
如くガラス基板２０の上にケ゛−ト電極（ＮｉＣｒ）
２１を約１０００Ｘの厚さに形成する。
如くガラス基板２０の上にケ゛−ト電極（ＮｉＣｒ）
２１を約１０００Ｘの厚さに形成する。
次に亜酸化窒素ガス（Ｎ２０）とシランガス（ＳＩＨ４
）の混合がスあるいは酸素ガス（０２）とシランがス（
ＳｉＨ４）の混合ガスを導入したプラズマＣＶＤ装置内
にてプラズマＣＶＤ法によｐｂ図の如＜５１０２のケ゛
−ト絶縁膜２２を厚さ３０００Ｘ程度形成する。
）の混合がスあるいは酸素ガス（０２）とシランがス（
ＳｉＨ４）の混合ガスを導入したプラズマＣＶＤ装置内
にてプラズマＣＶＤ法によｐｂ図の如＜５１０２のケ゛
−ト絶縁膜２２を厚さ３０００Ｘ程度形成する。
次いで上記装置において臭突状すリを破ることなく上記
混合ガスを排気したのち、シランがスを用いてプラズマ
ＣＶＤ法によシＣ図の如（ａ−８ｉｊｌＪ２３を厚さ５
０００Ｘ程度形成する。次に装置より取り出し、ｄ図の
如くソース電極２４及びドレイン電極２５を形成する。
混合ガスを排気したのち、シランがスを用いてプラズマ
ＣＶＤ法によシＣ図の如（ａ−８ｉｊｌＪ２３を厚さ５
０００Ｘ程度形成する。次に装置より取り出し、ｄ図の
如くソース電極２４及びドレイン電極２５を形成する。
次いで再びプラズマＣＶＤ装置を用い、上記と同様の手
法でｅ図の如ａ−８ｔ膜２６及び５１０２膜２７を真空
状態を破ることなく連続して形成しパッシベーション膜
２８とするのである。
法でｅ図の如ａ−８ｔ膜２６及び５１０２膜２７を真空
状態を破ることなく連続して形成しパッシベーション膜
２８とするのである。
このようにして形成された薄膜トランジスタはａ−８ｉ
膜２６がバッファ一層となるだめチャンネル部には何ら
ダメージを与えず、半導体層のａ−８ｉ膜２３表面の界
面準位を増加させることはなく、従って第３図に曲線Ｃ
で示す如く特性を劣化させることはない。
膜２６がバッファ一層となるだめチャンネル部には何ら
ダメージを与えず、半導体層のａ−８ｉ膜２３表面の界
面準位を増加させることはなく、従って第３図に曲線Ｃ
で示す如く特性を劣化させることはない。
第５図は、ダート電極とリース・ドレイン電極を整合し
たセルフアライメント形薄膜トランジスタに対する実施
例である。同図において２０はガラス基板、２１はダー
ト電極、２２はＳｉＯ２のダート絶縁膜、２４はソース
電極、２５はドレイン電極、２９はａ−８ｉ膜、３０は
半導体層とし、てのａ−８１ｊＬ ３１ ｉ’ｌ： ５
１０２のノクッシペーション膜ヲそれぞれ示す。
たセルフアライメント形薄膜トランジスタに対する実施
例である。同図において２０はガラス基板、２１はダー
ト電極、２２はＳｉＯ２のダート絶縁膜、２４はソース
電極、２５はドレイン電極、２９はａ−８ｉ膜、３０は
半導体層とし、てのａ−８１ｊＬ ３１ ｉ’ｌ： ５
１０２のノクッシペーション膜ヲそれぞれ示す。
本実施例は半導体層のａ−８ｔ膜３０がソース。
ドレイン電極２４．２５に対し、前実施例とけ反対何に
形成さノ１．ているところが異なるが、ａＳｔ膜３０と
Ｓ Ｌ Ｏ２膜３１を連続して形成することは前実施例
で説明した手法によシ形成するものであシ、その効果も
前実施例と同様の効果がＪｎ ｃ）ｆする。
形成さノ１．ているところが異なるが、ａＳｔ膜３０と
Ｓ Ｌ Ｏ２膜３１を連続して形成することは前実施例
で説明した手法によシ形成するものであシ、その効果も
前実施例と同様の効果がＪｎ ｃ）ｆする。
（７）発明の効果
以上、詳細に説明したように本発明の薄膜トランジスタ
の製造方法は、ａ−８ｔ膜を用いた薄膜トランジスタ上
にａ−８ｊ膜とＳ １０７膜を連続形成することにより
特性の劣化を防止し得るといっだ効果大なるものである
。
の製造方法は、ａ−８ｔ膜を用いた薄膜トランジスタ上
にａ−８ｊ膜とＳ １０７膜を連続形成することにより
特性の劣化を防止し得るといっだ効果大なるものである
。
第１し１は従来の液晶ディスプレイ・にネルの鳴動素子
を説明するだめの図、第２図は従来の薄膜トランジスタ
を説明するだめの図、第３図はその特性を示す図、第４
図は本発明の薄膜トランジスタの製造方法を説明するだ
めの図、第５図は他の実施例を説明するだめの図である
・ 図面において、２０はがラス基板、２１はダート電極、
２２はダート絶縁膜、２３．３０は半導体層のａ−８ｔ
膜、２４はソース電極、２５はドレイン電極、２６．２
９はａ−８Ｌ膜、２７は８１０２膜、２８は・？ツシペ
ーション膜をそれぞれ示す。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 佃 和 之 一弁理士 内 １） 幸 男 弁理士 山 口 昭 之 第１図 （Ｑ） （ｂ） 第２図 ７ ・１第３図 ゲート電圧 （Ｖ） 第４図 第５図
を説明するだめの図、第２図は従来の薄膜トランジスタ
を説明するだめの図、第３図はその特性を示す図、第４
図は本発明の薄膜トランジスタの製造方法を説明するだ
めの図、第５図は他の実施例を説明するだめの図である
・ 図面において、２０はがラス基板、２１はダート電極、
２２はダート絶縁膜、２３．３０は半導体層のａ−８ｔ
膜、２４はソース電極、２５はドレイン電極、２６．２
９はａ−８Ｌ膜、２７は８１０２膜、２８は・？ツシペ
ーション膜をそれぞれ示す。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 佃 和 之 一弁理士 内 １） 幸 男 弁理士 山 口 昭 之 第１図 （Ｑ） （ｂ） 第２図 ７ ・１第３図 ゲート電圧 （Ｖ） 第４図 第５図
Claims (1)
- １ ガラス基板の上にダート電極を形成し、その上に５
Ｉ０２の絶縁膜及び半導体層としてのａ−８ｌ膜を順次
形成し、次いでその上にソース電極及びドレイン電極を
形成し、更にその上に／？ッシベーション膜を形成する
諸工程よシなる薄膜トランジスタの製造方法において、
前記・やッシペーション膜の形成工程はａ−８１膜とＳ
ｉＯ２膜とをプラズマＣＶＤ法により真空を破ることな
く連続して形成することを物故とする薄膜トランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57170978A JPS5961964A (ja) | 1982-10-01 | 1982-10-01 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57170978A JPS5961964A (ja) | 1982-10-01 | 1982-10-01 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5961964A true JPS5961964A (ja) | 1984-04-09 |
Family
ID=15914869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57170978A Pending JPS5961964A (ja) | 1982-10-01 | 1982-10-01 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961964A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5150181A (en) * | 1990-03-27 | 1992-09-22 | Canon Kabushiki Kaisha | Amorphous thin film semiconductor device with active and inactive layers |
| US5576555A (en) * | 1990-03-27 | 1996-11-19 | Canon Kabushiki Kaisha | Thin film semiconductor device |
| KR100338125B1 (ko) * | 1999-12-31 | 2002-05-24 | 구본준, 론 위라하디락사 | 박막 트랜지스터 및 그 제조방법 |
-
1982
- 1982-10-01 JP JP57170978A patent/JPS5961964A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5150181A (en) * | 1990-03-27 | 1992-09-22 | Canon Kabushiki Kaisha | Amorphous thin film semiconductor device with active and inactive layers |
| US5576555A (en) * | 1990-03-27 | 1996-11-19 | Canon Kabushiki Kaisha | Thin film semiconductor device |
| US5705411A (en) * | 1990-03-27 | 1998-01-06 | Canon Kabushiki Kaisha | Reactive ion etching to physically etch thin film semiconductor |
| KR100338125B1 (ko) * | 1999-12-31 | 2002-05-24 | 구본준, 론 위라하디락사 | 박막 트랜지스터 및 그 제조방법 |
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