JPS5961968A - 接合形電界効果トランジスタ - Google Patents
接合形電界効果トランジスタInfo
- Publication number
- JPS5961968A JPS5961968A JP57170880A JP17088082A JPS5961968A JP S5961968 A JPS5961968 A JP S5961968A JP 57170880 A JP57170880 A JP 57170880A JP 17088082 A JP17088082 A JP 17088082A JP S5961968 A JPS5961968 A JP S5961968A
- Authority
- JP
- Japan
- Prior art keywords
- type
- field effect
- effect transistor
- layer
- fet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は接合形電界効果トランジスタ（以下Ｊ−ＦＥＴ
と称する）に関する。
と称する）に関する。
ｎチャネルＪ−ＦＥＴの一般的な構造は第１図に示すよ
うに、例えばＰ”５のＳｉ（シリコン）半導体基板１の
一主面上にｎ−型８４層２をエピタキシャル成長させ、
周辺部を表面力；゛らＰ＋型基板にかけてアイソレーシ
ョンＰ 型層３ヶ拡散し、このＰ型層３で囲まゎたｎ−
型層２表面の一部にゲ−） （Ｇ）となる浅いＰ＋型拡
散層４を設けるとともにこのＰ＋型拡散層４をはさんで
ｎ−型層２の表面に高濃度ｎ＋型層５ヶ拡散してソース
（Ｓ）・ドレイン（Ｄ）とし、グー） （Ｇ）への電圧
印加によってＰ型拡散層直下のｎ−型領域（チャネル部
）６において上下のＰ型層１．４がらのびる空乏層９に
よりソース・ドレイン電流ケ制御するものである。
うに、例えばＰ”５のＳｉ（シリコン）半導体基板１の
一主面上にｎ−型８４層２をエピタキシャル成長させ、
周辺部を表面力；゛らＰ＋型基板にかけてアイソレーシ
ョンＰ 型層３ヶ拡散し、このＰ型層３で囲まゎたｎ−
型層２表面の一部にゲ−） （Ｇ）となる浅いＰ＋型拡
散層４を設けるとともにこのＰ＋型拡散層４をはさんで
ｎ−型層２の表面に高濃度ｎ＋型層５ヶ拡散してソース
（Ｓ）・ドレイン（Ｄ）とし、グー） （Ｇ）への電圧
印加によってＰ型拡散層直下のｎ−型領域（チャネル部
）６において上下のＰ型層１．４がらのびる空乏層９に
よりソース・ドレイン電流ケ制御するものである。
このように従来のＪ−ＦＥＴにおいてはＰ＋型拡散層４
は周辺部のＰ＋型層３を介してど型基板１と電気的に接
続されてこれら上下のＰ＋型領域（４，１）がゲートと
してＪ−ＦＥＴ動作するものである。このＰ＋型拡散層
４とｎ−型層２とのＰ＋ ｎ−接合部面積が太き（・こ
とからＦＥＴ動作時に入力容量Ｃ１５ｓがぎわめて太ぎ
（・ものとなる。Ｊ−ＦＥＴの性能指数はｇｍ（増幅率
）に比例しく’１ｓｓ（入力容Ｊｔ）に反比例するもの
であるから上記のようにＣ４５ｓが太さく・とＦＥＴの
性能指数が低下し高周波特性向上に限界ケ生じることに
なった。
は周辺部のＰ＋型層３を介してど型基板１と電気的に接
続されてこれら上下のＰ＋型領域（４，１）がゲートと
してＪ−ＦＥＴ動作するものである。このＰ＋型拡散層
４とｎ−型層２とのＰ＋ ｎ−接合部面積が太き（・こ
とからＦＥＴ動作時に入力容量Ｃ１５ｓがぎわめて太ぎ
（・ものとなる。Ｊ−ＦＥＴの性能指数はｇｍ（増幅率
）に比例しく’１ｓｓ（入力容Ｊｔ）に反比例するもの
であるから上記のようにＣ４５ｓが太さく・とＦＥＴの
性能指数が低下し高周波特性向上に限界ケ生じることに
なった。
本発明は上記した点にかんがみてなされたものであり、
一つの目的は入力容量ケ小さくすることにより高性能の
Ｊ−ＦＥＴｖ提供することにあり、他の目的は高性能の
Ｊ−ＦＥＴＺ高歩留りにて製造する技術を得ることにあ
る。
一つの目的は入力容量ケ小さくすることにより高性能の
Ｊ−ＦＥＴｖ提供することにあり、他の目的は高性能の
Ｊ−ＦＥＴＺ高歩留りにて製造する技術を得ることにあ
る。
第２図は本発明の一実施例として基板ゲート型のｎチャ
ネルＪ−ＦＥＴの原理的構造７示すものであって、１は
Ｐ型Ｓｉ基板（サブストレート）で底面にゲート電極（
Ｇ）を有する。２はｎ−型Ｓｉ層（エピタキシャル層）
、３はＰ＋型層（アイソレーション）、７はシリコン酸
化物（Ｓ ｒＯ７） 領域であってこれによりチャネル
部６０幅（高さＨ）を規定する。５はｎ＋型型数散層ソ
ースＳ、ドレインＤ）、８は表面酸化膜である。
ネルＪ−ＦＥＴの原理的構造７示すものであって、１は
Ｐ型Ｓｉ基板（サブストレート）で底面にゲート電極（
Ｇ）を有する。２はｎ−型Ｓｉ層（エピタキシャル層）
、３はＰ＋型層（アイソレーション）、７はシリコン酸
化物（Ｓ ｒＯ７） 領域であってこれによりチャネル
部６０幅（高さＨ）を規定する。５はｎ＋型型数散層ソ
ースＳ、ドレインＤ）、８は表面酸化膜である。
上記のシリコン酸化物領域７は酸素イオン打込みにより
ｎ−型層表面に形成されたものである。
ｎ−型層表面に形成されたものである。
このようなＪ −ＦＥＴにおいてはＰ 型基板１がゲー
ト電極となって、ゲートを圧印加によりＰ＋型基板側か
らチャネル部に空乏／！９が発生しソース・ドレイン電
流を制御することになる。在来の表面側のゲートとして
設けられたＰ＋型拡散層（第１図の４）はチャネル部の
幅Ｈを規定されるものであり、これがな（てもＪ−ＦＥ
Ｔ動作は可能である。この発明によれば従来ゲートとし
て設けられたＰ＋型拡散層の代りに酸化物領域を設ける
ことで表面側のゲートによるＰ＋ｎ接合がｔｘ ＜なり
、入力容量は基板側接合容量のみとなる。
ト電極となって、ゲートを圧印加によりＰ＋型基板側か
らチャネル部に空乏／！９が発生しソース・ドレイン電
流を制御することになる。在来の表面側のゲートとして
設けられたＰ＋型拡散層（第１図の４）はチャネル部の
幅Ｈを規定されるものであり、これがな（てもＪ−ＦＥ
Ｔ動作は可能である。この発明によれば従来ゲートとし
て設けられたＰ＋型拡散層の代りに酸化物領域を設ける
ことで表面側のゲートによるＰ＋ｎ接合がｔｘ ＜なり
、入力容量は基板側接合容量のみとなる。
表面側の酸化物領域７はＬＯＣＯ８（低温選択酸化法）
ある（・はアイソプレーナ（選択エッチ酸化法）等によ
り形成することができるが、ここでは酸素イオン打込み
技術を利用することが望ましい。
ある（・はアイソプレーナ（選択エッチ酸化法）等によ
り形成することができるが、ここでは酸素イオン打込み
技術を利用することが望ましい。
第３図〜第５図は本発明によるｎチャネルＪ−ＦＥＴの
プロセスの一例を工程断面図により示すもので、下記の
各工程に対応する。
プロセスの一例を工程断面図により示すもので、下記の
各工程に対応する。
（１）第１図を参照し低比抵抗Ｐ＋型５４結晶基板１を
サブストレートとして用意し、その−主面上に高比抵抗
ｎ−型Ｓｉ層２を３〜５μｍの厚さに形成する。この後
酸化膜８をマスクにして、周辺部に高濃度のＢ（ボロン
）をイオン打込み又はデポジット・拡散してアイソレー
ション部Ｐ＋型層３を形成する。
サブストレートとして用意し、その−主面上に高比抵抗
ｎ−型Ｓｉ層２を３〜５μｍの厚さに形成する。この後
酸化膜８をマスクにして、周辺部に高濃度のＢ（ボロン
）をイオン打込み又はデポジット・拡散してアイソレー
ション部Ｐ＋型層３を形成する。
（２）表面に０２を通さない物質、例えばシリコン・ナ
イトライド（Ｓｊ３Ｎ４）膜１ｏによるマスクを形成し
、このマスクを通してｎ−型層２の一部２ａにＯ，イオ
ン打込みを行なう。このときの０２イオン導入深さは１
〜１．５μｍ程度とする（第２図）。
イトライド（Ｓｊ３Ｎ４）膜１ｏによるマスクを形成し
、このマスクを通してｎ−型層２の一部２ａにＯ，イオ
ン打込みを行なう。このときの０２イオン導入深さは１
〜１．５μｍ程度とする（第２図）。
（３） ソース・ドレイン部を窓開し、高濃度にＰ（
リン）またはＡｓ（ヒ素）をイオン打込み又はデポジッ
トし、拡散することにより、ｎ″型層５を形成する。こ
のとぎ、表面に打込まれであるｏ２とＳｉとによりシリ
コン酸化物（ＳｉＯ７）領域７が形成される。
リン）またはＡｓ（ヒ素）をイオン打込み又はデポジッ
トし、拡散することにより、ｎ″型層５を形成する。こ
のとぎ、表面に打込まれであるｏ２とＳｉとによりシリ
コン酸化物（ＳｉＯ７）領域７が形成される。
このあと表面酸化膜８のコンタクトホトエッチ、Ａ−ｅ
（アルミニウム）、Ｉｌｌ、パターニングエッチによる
電極形成等の工程を経ることにより第２図に示すような
ｎチャネルＪ −ＦＥＴが完成する。
（アルミニウム）、Ｉｌｌ、パターニングエッチによる
電極形成等の工程を経ることにより第２図に示すような
ｎチャネルＪ −ＦＥＴが完成する。
以上実施例で述べた本発明によれば下記の効果がもたら
される。
される。
（１）表面側拡散層の代りに酸化物領域を形成すること
Ｋより、表面側のグー）Ｐ”ｎ＝接合がなくなり、入力
容量が大幅に低減される。
Ｋより、表面側のグー）Ｐ”ｎ＝接合がなくなり、入力
容量が大幅に低減される。
（２）上記（１）によりＦＥＴ性能指数ｇｍ／Ｃ１５ｓ
が向上し、高周波特性が著しく向上（例えば高周波特性
をＩＧＨｚまで向上）することができる。
が向上し、高周波特性が著しく向上（例えば高周波特性
をＩＧＨｚまで向上）することができる。
（３）酸化物領域形成に０２イオン打込み法を採用する
ことにより、従来のＬＯＣＯ３法の場合に比して酸化深
さのコントロールが容易となり、又、アイソプレーナ法
に比して工程を簡略化できるため、高精度、高歩留りで
高性能のＪ −ＦＥＴの製造が可能となった。
ことにより、従来のＬＯＣＯ３法の場合に比して酸化深
さのコントロールが容易となり、又、アイソプレーナ法
に比して工程を簡略化できるため、高精度、高歩留りで
高性能のＪ −ＦＥＴの製造が可能となった。
本発明は特にビディオカメラ用Ｊ−ＦＥＴに適用して有
効である。
効である。
第１図は在来のＪ −ＦＥＴの例を示す断面図である。
第２図は本発明によるＪ−ＦＥＴの原理的構造を示す断
面図である。 第３図〜第５図は本発明によるＪ−ＦＥＴを製造するた
めのプロセスの工程断面図゛である。 １・・・Ｐ＋型Ｓｉ基板、２・・・ｎ１νＳｉ層、３・
・・Ｐ″゛゛型層イソレーション）、４・・・Ｐ＋型拡
散層、５−ｎ”型拡散ソース・ドレイン、６・・・チャ
ネル部、７・・・シリコン酸化物領域。 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図
面図である。 第３図〜第５図は本発明によるＪ−ＦＥＴを製造するた
めのプロセスの工程断面図゛である。 １・・・Ｐ＋型Ｓｉ基板、２・・・ｎ１νＳｉ層、３・
・・Ｐ″゛゛型層イソレーション）、４・・・Ｐ＋型拡
散層、５−ｎ”型拡散ソース・ドレイン、６・・・チャ
ネル部、７・・・シリコン酸化物領域。 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図
Claims (1)
- 【特許請求の範囲】 １、基板ゲート型の接合形電界効果トランジスタにお（
・て、ソースとドレインとにはさまハたシリコン基板表
面の一部に形成したシリコン酸化物領域によりチャネル
幅を規定したことを特徴とする接合形電界効果トランジ
スタ。 ２、上記シリコン酸化物領域は酸素をイオン打込みによ
りシリコン基板内に導入したものである管許請求の齢囲
第１項に記載の接合形電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57170880A JPS5961968A (ja) | 1982-10-01 | 1982-10-01 | 接合形電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57170880A JPS5961968A (ja) | 1982-10-01 | 1982-10-01 | 接合形電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5961968A true JPS5961968A (ja) | 1984-04-09 |
Family
ID=15913020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57170880A Pending JPS5961968A (ja) | 1982-10-01 | 1982-10-01 | 接合形電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961968A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6453476A (en) * | 1987-08-24 | 1989-03-01 | Nippon Telegraph & Telephone | Superconducting three-terminal element and manufacture thereof |
-
1982
- 1982-10-01 JP JP57170880A patent/JPS5961968A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6453476A (en) * | 1987-08-24 | 1989-03-01 | Nippon Telegraph & Telephone | Superconducting three-terminal element and manufacture thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003243667A (ja) | 半導体装置、半導体装置の製造方法、半導体基板の製造方法 | |
| US5045912A (en) | Bi-CMOS integrated circuit device having a high speed lateral bipolar transistor | |
| JPH06151738A (ja) | 半導体装置及びその製造方法 | |
| JPS5961968A (ja) | 接合形電界効果トランジスタ | |
| JP2515524B2 (ja) | 絶縁ゲ―ト電界効果トランジスタの製造方法 | |
| JPS63217641A (ja) | 半導体デバイスの製造方法と半導体デバイス | |
| JPH04346272A (ja) | 半導体装置及びその製造方法 | |
| JP3097095B2 (ja) | 半導体装置の製造方法 | |
| JP2545924B2 (ja) | 接合型電界効果トランジスタの製造方法 | |
| JPS63142676A (ja) | 半導体装置の製造方法 | |
| JPH065757B2 (ja) | 半導体素子製造方法 | |
| JPH05335329A (ja) | 半導体装置及びその製造方法 | |
| JP3008579B2 (ja) | 半導体装置の製造方法 | |
| JPH06196495A (ja) | 半導体装置及び相補型半導体装置並びにそれらの製造方法 | |
| JPH02272755A (ja) | Ｂｉ―ＭＯＳ集積回路の製造方法 | |
| JPH0334378A (ja) | Ｍｏｓ型電界効果トランジスタ | |
| JPH0330307B2 (ja) | ||
| JPH01117362A (ja) | 半導体集積回路装置の製造方法 | |
| JPH03104283A (ja) | Ｍｏｓ型半導体装置 | |
| JPS60150643A (ja) | 相補型半導体装置及びその製造方法 | |
| JPS61269330A (ja) | 半導体装置の製造方法 | |
| JPS5999771A (ja) | Ｍｏｓ型半導体装置及びその製造方法 | |
| JPH02126680A (ja) | Ｍｏｓ型半導体装置およびその製造方法 | |
| JPS61214457A (ja) | 半導体装置およびその製造方法 | |
| JPS6284548A (ja) | 相補型ｍｏｓ半導体装置の製造方法 |