JPS5961969A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5961969A JPS5961969A JP57172174A JP17217482A JPS5961969A JP S5961969 A JPS5961969 A JP S5961969A JP 57172174 A JP57172174 A JP 57172174A JP 17217482 A JP17217482 A JP 17217482A JP S5961969 A JPS5961969 A JP S5961969A
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- semiconductor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
- H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
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- Junction Field-Effect Transistors (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は同一導電型の一テロ接合を有する半導体装置に
関するものである。
関するものである。
（２）従来技術と問題点
従来同一導電型の一テロ接合、すなわちｎ型とｎ型、ｎ
型とノンドープ、ｐ型とｐ型及びｐ型とノンドープの接
合を有する高移動度トランジスタの構造として第１図及
び第２図に示される構成がある。
型とノンドープ、ｐ型とｐ型及びｐ型とノンドープの接
合を有する高移動度トランジスタの構造として第１図及
び第２図に示される構成がある。
第１図に示される構造は例えばＧａＡｓのノンドープ層
１上に第１のｎ型ＡｔＧａＡＳ層（電子供給層）２、第
２のｎ ｆｊｌ ＡｔＧａＡｓ Ｊ＠ ３ 、ｎ型Ｇａ
Ａｓ層４、及びソース電極６、ドレイン電極７を形成し
た後ウェットエツチングによってリセスＡｉ形成し、続
いてショットキーゲート電極８を形成して完成されたも
のである。一方第２図に示される構造はＧａＡｓのノン
ドープ層１上に第１図と同様に第１のｎ型ＡＡＧａＡｓ
層（１１！子供給層）２、第２のｎ型ＡｔＧａＡｓ層３
、ｎ型ＧａＡｓ層４及びソース電極６、ドレイン電極７
を形成後、該ｎ型ＧａＡｓ層を１部ドライエツチングに
よってリセスを形成しそのリセスの部分にショットキー
ダート電極８を形成して完成されたものである。これら
の構成を有する半導体装置にあっては、ノンドーグＧａ
Ａｓ層１のｎ型ＡｔＧａＡｓ層２とのへテロ界面近傍に
発生する二次元電子ガス層９を、ゲート電極８とｎ型Ａ
ｔＧａＡｓ層との間に生ずる空乏層によって制御する。
１上に第１のｎ型ＡｔＧａＡＳ層（電子供給層）２、第
２のｎ ｆｊｌ ＡｔＧａＡｓ Ｊ＠ ３ 、ｎ型Ｇａ
Ａｓ層４、及びソース電極６、ドレイン電極７を形成し
た後ウェットエツチングによってリセスＡｉ形成し、続
いてショットキーゲート電極８を形成して完成されたも
のである。一方第２図に示される構造はＧａＡｓのノン
ドープ層１上に第１図と同様に第１のｎ型ＡＡＧａＡｓ
層（１１！子供給層）２、第２のｎ型ＡｔＧａＡｓ層３
、ｎ型ＧａＡｓ層４及びソース電極６、ドレイン電極７
を形成後、該ｎ型ＧａＡｓ層を１部ドライエツチングに
よってリセスを形成しそのリセスの部分にショットキー
ダート電極８を形成して完成されたものである。これら
の構成を有する半導体装置にあっては、ノンドーグＧａ
Ａｓ層１のｎ型ＡｔＧａＡｓ層２とのへテロ界面近傍に
発生する二次元電子ガス層９を、ゲート電極８とｎ型Ａ
ｔＧａＡｓ層との間に生ずる空乏層によって制御する。
ここで、第１図に示される半導体装置の場合、ダート電
極８はリセスＡ上で、ｎ型ＧａＡｓ層４と間隙Ｂを有し
て配置されており、第２図に示される半導体装置の場合
には、ダート電極８はリセスＡ上であシ且つｎ型ＧａＡ
ｓ層４と接して配置でれている。
極８はリセスＡ上で、ｎ型ＧａＡｓ層４と間隙Ｂを有し
て配置されており、第２図に示される半導体装置の場合
には、ダート電極８はリセスＡ上であシ且つｎ型ＧａＡ
ｓ層４と接して配置でれている。
第３図（ａ） 、 （ｂ）、第４図（ａ） 、 （ｂ）
はそれぞれ１ｇ１図、第２図に示される半導体装置にお
けるソース・ドレイン間の電圧（ＶＤ８）と、ソース・
ドレイン間の電ｆｉ（ＩＤｓ）の静特性（＆）Ｘ並びに
ドレイン、ケ゛−ト間のショットキー耐圧特性（ｂ）を
示したものである。
はそれぞれ１ｇ１図、第２図に示される半導体装置にお
けるソース・ドレイン間の電圧（ＶＤ８）と、ソース・
ドレイン間の電ｆｉ（ＩＤｓ）の静特性（＆）Ｘ並びに
ドレイン、ケ゛−ト間のショットキー耐圧特性（ｂ）を
示したものである。
第３図（、）と第４図（ａ）とを比較してみると、第３
図（ａ）の方が電圧変化に対する電流の変化の割合が小
さい。すなわちトランスコンダクタンス（Ｆｍ）が小さ
い。一方シ、ソトキー耐圧は第４図（ｂ）よ勺第３図（
ｂ）の方が大きい値である。従って、第２図のような構
造の方が大きな増幅特性を有し、特性上好ましいがショ
ットキー耐圧が小さいため高ドレインパイアヌ動作及び
動作時のダート電流の点で不利である。
図（ａ）の方が電圧変化に対する電流の変化の割合が小
さい。すなわちトランスコンダクタンス（Ｆｍ）が小さ
い。一方シ、ソトキー耐圧は第４図（ｂ）よ勺第３図（
ｂ）の方が大きい値である。従って、第２図のような構
造の方が大きな増幅特性を有し、特性上好ましいがショ
ットキー耐圧が小さいため高ドレインパイアヌ動作及び
動作時のダート電流の点で不利である。
（３）発明の目的
上記欠点′ｔ−鑑み、本発明の目的は高トランスコンダ
クタンスでしかも高シヨツトキー耐圧を有する半導体装
置を提供することにある。
クタンスでしかも高シヨツトキー耐圧を有する半導体装
置を提供することにある。
（４）発明の構成
本発明の目的は電子親和力の大きな第１の半導体層と、
該第１の半導体層上に配置され電子供給層を構成する電
子親和力の小さなｎ型の第２の半導体層と、し第２の半
導体層上に配設され、選択的にリセスが設けられたｎ型
の第３の半導体層と、該第３の半導体層上に前記リセス
をはさんで配設されたｎ型の第４の半導体層と、前記第
３の半導体層に設けられたリセスに配設されたゲート電
極と、前記第４の半導体層上に配設されたソース電極、
ドレイン電極とを備えてなることを特徴とする半導体装
置によって達成される。
該第１の半導体層上に配置され電子供給層を構成する電
子親和力の小さなｎ型の第２の半導体層と、し第２の半
導体層上に配設され、選択的にリセスが設けられたｎ型
の第３の半導体層と、該第３の半導体層上に前記リセス
をはさんで配設されたｎ型の第４の半導体層と、前記第
３の半導体層に設けられたリセスに配設されたゲート電
極と、前記第４の半導体層上に配設されたソース電極、
ドレイン電極とを備えてなることを特徴とする半導体装
置によって達成される。
（５）発明の実施例
以下本発明による半導体装置をその製造工程に従って詳
細に説明する。
細に説明する。
第５ａ図ないし第５ｇ図は本発明に係る半導体装置の製
造工程の一実施例を示す概略断面図である。
造工程の一実施例を示す概略断面図である。
本発明によれば、まず第５ａ図に示すように、ノンドー
グのＧａＡｓ又はクロームをドーピングした半絶縁性Ｇ
ａＡｓ基板（図示せず）上に分子線エピタキシャル法に
よって約３０００［Ｘ）の厚さのＧａＡｓのノンドープ
層（ｎ’−−ＧａＡｓ ） １１を形成し、続いて電子
供給層を構成する約ｓｏｏ［Ｘ］の厚さのｎ型ＡｔＧａ
Ａｇ層（ｎ＋−ＡＡｏ、ａ ＧＩＬｏ、７ ＡＩ） １
２を形成し、更に約ｓｏｏ［ｌ）の厚さのｎ型ＡｔＧａ
Ａｓ層（ｎ＋−ＡｔｘＧａｌ−ｘＡ＠）１３、更に約６
００〔＾〕の厚みにｎ型ＧａＡｓ 層（ｎ＋−ＧａＡｓ
） １４を連続Ａｔ６，３ Ｇａ４．７ Ａｓの組成
を有し、表面すなわちｎ型ＧａＡｓ層１４に近づくに従
ってＡＡｏ量が減少され、該ｎ型ＧａＡｓ層１４に近接
する部分ではＡｔがほとんど零すなわちＧａＡｓの組成
を有する本のとされる。このような組成変調ドーグとす
ることによＪ 、ｎ型ＧａＡｓ層１４を介してのソース
、ドレインの電極の導出を良好になし得る。
グのＧａＡｓ又はクロームをドーピングした半絶縁性Ｇ
ａＡｓ基板（図示せず）上に分子線エピタキシャル法に
よって約３０００［Ｘ）の厚さのＧａＡｓのノンドープ
層（ｎ’−−ＧａＡｓ ） １１を形成し、続いて電子
供給層を構成する約ｓｏｏ［Ｘ］の厚さのｎ型ＡｔＧａ
Ａｇ層（ｎ＋−ＡＡｏ、ａ ＧＩＬｏ、７ ＡＩ） １
２を形成し、更に約ｓｏｏ［ｌ）の厚さのｎ型ＡｔＧａ
Ａｓ層（ｎ＋−ＡｔｘＧａｌ−ｘＡ＠）１３、更に約６
００〔＾〕の厚みにｎ型ＧａＡｓ 層（ｎ＋−ＧａＡｓ
） １４を連続Ａｔ６，３ Ｇａ４．７ Ａｓの組成
を有し、表面すなわちｎ型ＧａＡｓ層１４に近づくに従
ってＡＡｏ量が減少され、該ｎ型ＧａＡｓ層１４に近接
する部分ではＡｔがほとんど零すなわちＧａＡｓの組成
を有する本のとされる。このような組成変調ドーグとす
ることによＪ 、ｎ型ＧａＡｓ層１４を介してのソース
、ドレインの電極の導出を良好になし得る。
また該ｎ型ＧａＡｓ＋層１４は、かかるソース、ドレイ
ン電極の抵抗性接触を良好にし、よシ低抵抗な電極の導
出を可能とするとともに、ｎ型ＡｔＧａＡｓ層１３にお
ける表面空乏層の発生を防止することができる。なおこ
れら層の成長の際に用いられたキャリア濃度は２ｘｌＯ
ｃｍ であった。
ン電極の抵抗性接触を良好にし、よシ低抵抗な電極の導
出を可能とするとともに、ｎ型ＡｔＧａＡｓ層１３にお
ける表面空乏層の発生を防止することができる。なおこ
れら層の成長の際に用いられたキャリア濃度は２ｘｌＯ
ｃｍ であった。
次にｎ型ＧａＡｓ ｆ＠ １４をメサエッチングして活
性領域を形成し、更にレジスト層（図示せず）をパター
ニングした後真空蒸着法によってＡ ｕ／Ａ ｕ Ｇ
ｅ（１２重量％）を連続蒸着し、リフトオフによって第
５ｂ図に示すようにソース電極１６及びドレイン電極１
７を形成し、約４５０〔℃〕で合金化することによって
ソース及びドレインのメーム接触１５を形成した。
性領域を形成し、更にレジスト層（図示せず）をパター
ニングした後真空蒸着法によってＡ ｕ／Ａ ｕ Ｇ
ｅ（１２重量％）を連続蒸着し、リフトオフによって第
５ｂ図に示すようにソース電極１６及びドレイン電極１
７を形成し、約４５０〔℃〕で合金化することによって
ソース及びドレインのメーム接触１５を形成した。
次に第５Ｃ図に示すようにレジストを６０００〜１ｏｏ
ｏｏＣ久〕程度、 ソース電極１６、ドレイン電極１７
及びｎ型ＧａＡｓ層１４上に塗布し、電子線リソグラフ
ィ技術によってり゛−ト電極用レジストパターン１８を
形成する。この後、レジストパターン１８の開口幅Ｃを
利用し例えば真空度５Ｐａのｃｃｔ２ｒ’２とＨｅの１
：１混合ガス中で、周波数１３．５６［■ｌｚ］、パワ
ー密度０．１８ （ＷＡ７ｒＬ２〕 の高周波電力を用
いてｎ型ＧａＡｓ層１４をドライエツチングする。この
ドライエツチングの際レジスト１８の開口幅Ｃと同一長
Ｃの幅を有する第１のリセス１９が該ｎ型ＧａＡｓ層１
４に形成される。ｎ型ＧａＡｓ層１４のエツチングレー
トはｎ ｍＡＡＧａＡｓ層１３に比較して約２００倍程
度なのでｎ型ＧａＡｓＮ１４のエツチングが完了しｎ型
ＡｔＧ ａ Ａ ｇ層１３表面でリセスのドライエツチ
ングが自動的に停止する。
ｏｏＣ久〕程度、 ソース電極１６、ドレイン電極１７
及びｎ型ＧａＡｓ層１４上に塗布し、電子線リソグラフ
ィ技術によってり゛−ト電極用レジストパターン１８を
形成する。この後、レジストパターン１８の開口幅Ｃを
利用し例えば真空度５Ｐａのｃｃｔ２ｒ’２とＨｅの１
：１混合ガス中で、周波数１３．５６［■ｌｚ］、パワ
ー密度０．１８ （ＷＡ７ｒＬ２〕 の高周波電力を用
いてｎ型ＧａＡｓ層１４をドライエツチングする。この
ドライエツチングの際レジスト１８の開口幅Ｃと同一長
Ｃの幅を有する第１のリセス１９が該ｎ型ＧａＡｓ層１
４に形成される。ｎ型ＧａＡｓ層１４のエツチングレー
トはｎ ｍＡＡＧａＡｓ層１３に比較して約２００倍程
度なのでｎ型ＧａＡｓＮ１４のエツチングが完了しｎ型
ＡｔＧ ａ Ａ ｇ層１３表面でリセスのドライエツチ
ングが自動的に停止する。
次にｍｓｅ図に示すように、エツチングレートが約２０
０〔Ｘ／分〕のＧａＡｓエツチング液、例えば（弗酸、
過酸化水素系混合水溶液）を用いてエツチングを行ない
リセス１９（第５ｄ図）の下方のリセス２０（以下二段
目のリセスと称す）を形成する。このウェットエツチン
グによってｎ型ＧａＡｓ層１４に形成されていたリセス
１９（第５ｄ図）の幅を広げリセス１９′と形成する。
０〔Ｘ／分〕のＧａＡｓエツチング液、例えば（弗酸、
過酸化水素系混合水溶液）を用いてエツチングを行ない
リセス１９（第５ｄ図）の下方のリセス２０（以下二段
目のリセスと称す）を形成する。このウェットエツチン
グによってｎ型ＧａＡｓ層１４に形成されていたリセス
１９（第５ｄ図）の幅を広げリセス１９′と形成する。
同時にｎ型ＡｔＧａＡｓ層１３に二段目のリセス２ｏが
形成され、段付きリセス２０′ヲ得る。勿論、この二段
目のリセス２０の深さは（ソース、ドレイン電流）に基
づく所望の位置でエツチングを停止することによって得
られる。
形成され、段付きリセス２０′ヲ得る。勿論、この二段
目のリセス２０の深さは（ソース、ドレイン電流）に基
づく所望の位置でエツチングを停止することによって得
られる。
次に第５ｆ図に示すように、レジスト１８をマスクとし
てダート電極形成用金属、（２１、２１〜例えばアルミ
ニウムを０５〜１．ｏ〔μｍ〕の厚みに蒸着形成する。
てダート電極形成用金属、（２１、２１〜例えばアルミ
ニウムを０５〜１．ｏ〔μｍ〕の厚みに蒸着形成する。
次に第５ｇ図に示すように、リフトオフによってレジス
ト１８及びダート金属２１を除去しショットキーゲート
電極２１′を段付きリセス２０’部分のｎ型ＡｔＧａＡ
ｓ層１３上に形成する〇かかる構成において、ノンドー
７’ＧａＡ３層１１のｎ型ＡｔＧａＡｓ ＃ｌ ２との
へテロ界面近傍に発生する二次元電子層２２をダート電
極２１′によって制御する。
ト１８及びダート金属２１を除去しショットキーゲート
電極２１′を段付きリセス２０’部分のｎ型ＡｔＧａＡ
ｓ層１３上に形成する〇かかる構成において、ノンドー
７’ＧａＡ３層１１のｎ型ＡｔＧａＡｓ ＃ｌ ２との
へテロ界面近傍に発生する二次元電子層２２をダート電
極２１′によって制御する。
このようにして形成されたダート電極２１′はｎ型Ｇａ
Ａｓ層１４が０．０５〜０．４ Ｃμｍ）程度離隔して
いるので、ショットキー耐圧が従来例の第２図の場合、
０．８ないし１．０［Ｖ］程度であったものが５．０な
いし１２．０（Ｖ）に向上する。更に又リセス幅がダー
ト電極２１’幅に近接する程度に例えば０、０５〜０．
４ （μｍ） 、好ましくは０．０５〜０．１ Ｃμｍ
）に狭くすることが可能になるので、直列抵抗を低減す
ることが出来、トランスコンダクタンスが増加する。
Ａｓ層１４が０．０５〜０．４ Ｃμｍ）程度離隔して
いるので、ショットキー耐圧が従来例の第２図の場合、
０．８ないし１．０［Ｖ］程度であったものが５．０な
いし１２．０（Ｖ）に向上する。更に又リセス幅がダー
ト電極２１’幅に近接する程度に例えば０、０５〜０．
４ （μｍ） 、好ましくは０．０５〜０．１ Ｃμｍ
）に狭くすることが可能になるので、直列抵抗を低減す
ることが出来、トランスコンダクタンスが増加する。
（６）発明の詳細
な説明したように、本発明に係る半導体装置のＲ櫨彷塘
によればトランスコンダクタンスとショットキー耐圧特
性を共に良好に兼ね備えた半導体装置を得ることが出来
る。
によればトランスコンダクタンスとショットキー耐圧特
性を共に良好に兼ね備えた半導体装置を得ることが出来
る。
第１図及び第２図は従来の実施例を説明するための概略
断面図であシ、第３図（ａ） 、 （ｂ）及び第４図（
ａ） 、 （ｂ）はそれぞれ、第１図及び第２図の実施
例が示す静特性であシ、第５８図ないし第５ｇ図は本発
明に係る半導体装置の製造方法の一実施例を示す概略断
面図である。 ］ ＋ １１−ＧａＡｓのノンドープＪｉＪ （ｎ
−ＧａＡｓ）、２．１２−ｎ型ＡＬＧ ａＡ ｓ層（ｎ
＋−Ａｔ６．３ Ｇ ｉ ｏ、７ Ａ ｓ ）、３．１
３・・・ｎ型ＡｔＧａＡｓ層（ｎ＋−ＡｊｘＧａ Ｉ
−ｘ Ａｓ ）、４．１４−＝ｎ型ＧａＡｓ層（ｎ −
ＧａＡｓ）、５．１５・・・オーム接触、６，１６・・
・ソース電極、７．１７・・・ドレイン電極、１８・・
・レジスト、１９．１９’・・・第１のリセス、２０・
・・第２のリセス、２０′・・・段付きリセス、２１・
・・ダート金属、８．２１’・・・ダート電極、９，２
２・・・二次元電子層。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士 内 １） 幸 男 弁理士 山 口 昭 之 ＃１８ＩＪＩ書の浄書（内容（こ変更なし）第 １１招 第 ２１捌 第３図 （Ｑ） （ｂ）−”Ｖｏ、ｓ
（） 第４図 （ａ） （ｂ）第５ｄ世 第５山λ１ 第５９’ｌ七！ｉ 手続補正書（自発） 昭和５７年１０月２−８日 特許庁長官若杉和夫殿 １、事件の表示 昭和５７年 特許願 第１７２１７４号２、発明の名
称 半導体装置 ３、補正をする者 寸・件との関係 特許出願人 名 称 （５２２）冨士通株式会社 ４、代理人 図 面 （全 図 ） ６ 補正の内容 正式図面を遺児し捷す。（内容に変更なし）７、添付書
類の目録 正式図面 １通
断面図であシ、第３図（ａ） 、 （ｂ）及び第４図（
ａ） 、 （ｂ）はそれぞれ、第１図及び第２図の実施
例が示す静特性であシ、第５８図ないし第５ｇ図は本発
明に係る半導体装置の製造方法の一実施例を示す概略断
面図である。 ］ ＋ １１−ＧａＡｓのノンドープＪｉＪ （ｎ
−ＧａＡｓ）、２．１２−ｎ型ＡＬＧ ａＡ ｓ層（ｎ
＋−Ａｔ６．３ Ｇ ｉ ｏ、７ Ａ ｓ ）、３．１
３・・・ｎ型ＡｔＧａＡｓ層（ｎ＋−ＡｊｘＧａ Ｉ
−ｘ Ａｓ ）、４．１４−＝ｎ型ＧａＡｓ層（ｎ −
ＧａＡｓ）、５．１５・・・オーム接触、６，１６・・
・ソース電極、７．１７・・・ドレイン電極、１８・・
・レジスト、１９．１９’・・・第１のリセス、２０・
・・第２のリセス、２０′・・・段付きリセス、２１・
・・ダート金属、８．２１’・・・ダート電極、９，２
２・・・二次元電子層。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士 内 １） 幸 男 弁理士 山 口 昭 之 ＃１８ＩＪＩ書の浄書（内容（こ変更なし）第 １１招 第 ２１捌 第３図 （Ｑ） （ｂ）−”Ｖｏ、ｓ
（） 第４図 （ａ） （ｂ）第５ｄ世 第５山λ１ 第５９’ｌ七！ｉ 手続補正書（自発） 昭和５７年１０月２−８日 特許庁長官若杉和夫殿 １、事件の表示 昭和５７年 特許願 第１７２１７４号２、発明の名
称 半導体装置 ３、補正をする者 寸・件との関係 特許出願人 名 称 （５２２）冨士通株式会社 ４、代理人 図 面 （全 図 ） ６ 補正の内容 正式図面を遺児し捷す。（内容に変更なし）７、添付書
類の目録 正式図面 １通
Claims (1)
- 電子親和力の大きな第１の半導体層と、該第１の半導体
ノー上に配設され電子供給層を構成する電子親和力の小
さなｎ型の第２の半導体層と、該第２の半導体層上に配
設芒れ選択的にリセスが設けられたｎ型の第３の半導体
層と、該第３の半導体層上に前記リセスをはさんで配設
されたｎ型の第４の半導体層と、前記第３の半導体層に
設けられたリセスに配設されたダート電極と、前記第４
の半導体層上に配設されたソース電極、ドレイン電極と
を備えてなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172174A JPS5961969A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172174A JPS5961969A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5961969A true JPS5961969A (ja) | 1984-04-09 |
| JPS6357948B2 JPS6357948B2 (ja) | 1988-11-14 |
Family
ID=15936938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57172174A Granted JPS5961969A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961969A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63258023A (ja) * | 1987-04-15 | 1988-10-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0318037A (ja) * | 1989-06-14 | 1991-01-25 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1982
- 1982-09-30 JP JP57172174A patent/JPS5961969A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63258023A (ja) * | 1987-04-15 | 1988-10-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0318037A (ja) * | 1989-06-14 | 1991-01-25 | Fujitsu Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6357948B2 (ja) | 1988-11-14 |
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