JPS5965355A - コンピュータシステム用周辺装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はコンピュータの外部ユニットにヨリ共通制御ラ
インを肝でコンピュータの中央処［ユニットに優先順位
なしで割込み要求信号を供給する方法およびその方法を
実施するための回路に関するものである。

”　　Ｅｉｎｆｕｈｒｕｎｇ　ｉｎ　ｄｉｅ　Ｍｉｋｒ
ｏｃｏｍｐｕｔｅｒｔｅｃｈｎｉｋ（Ａｃｌａｍ　０ｓ
ｂｏｒｎｅ著、Ｅ９７’７年雷第５−１０〜５−２４−
Ｊｉ）にはコンピュータシステムＧごて割込み動作が如
何様にして開始されるかについて記載されている。たい
ていのコンピュータシステムにおける外部ユニット、即
ち周辺装置は、割込み要求′信号によってコンピュータ
の中央処理ユニット（ＯＰＵ　）にて目下実行されてい
るプログラムのステップを中断させることができる。外
部ユニットは、これらが急送する割込要求信号を送信す
る共通制御ラインを経てコンピュータの中央処理ユニッ
トに接続されている。

中央処理ユニットは割込み肯定応答信号によって各個々
の割込み要求を承認する。割込みが１個以上の外部ユニ
ットによって同時に要求されない限り、割込み動作は連
続的に行なわれる。しかし２個以上の外部ユニットが共
通制御ラインに同時に割込み要求信号を発信する場合に
は、個々の割込み動作の実行を何等かの方法で制御する
必要がある。

このような問題を解決する方法として２つの方法が知ら
れている。その］つの方法は’Ａ　部ユニットに割込み
優先順位を割当てる方法である。この場合には、中央処
理ユニットが数個の外部ユニットから割込み要求信号を
同時に受信する場合に、それらの割込みを外部ユニット
に割当てられた優先順位に基いて実行させる。従って、
割込みを要求していた外部ユニットは優先順位と同じ順
序で中央処理ユニットから割込み肯定応答信号を受信す
る。

他の方法は優先順位を付けないで行なう方法である。こ
の場合、すべての外部ユニットの優先順位は要求されて
いる割込みに対して同じ優先順位を有している。この場
合にも前記最初の方法と同様に、外部ユニットを共通の
制御ラインを介してコンピュータの中央処理ユニットに
接続し、上記共通の制御ラインに割込み要求信号を急送
させる。

また、この方法の場合、中央処理ユニットが割込み肯定
応答信号を戻すためのラインが中央処理ユニットから僅
か１不出ているだけであり、このう、インは多数の外部
ユニットの内の１つのユニットにまで延在しているだけ
であり、このユニットからは別のラインかつぎのユニソ
）Ｇこまで延在しており、このようにして順次外部ユニ
ットが接続され、最後のユニットからはラインが延在し
ないようにして、割込みを要求し得るすべてのユニット
を直接リンクさせるようにしている。このような接続方
法はディジーチェーンと称されている。中央処理ユニッ
トが急送する割込み肯定応答信号は割込み要求信号を急
送している外部ユニットのアドレスを包含している。最
初の外部ユニットが割込み肯定応答信号を受信すると、
そのユニットにおける論理回路はその肯定応答信号かそ
のユニット固有のアドレスを含んでいるかどうかをチェ
ックする。肯定応答信号にそのユニット固有のアドレス
か含まれていない場合には、その最初のユニットは割込
み肯定応答信号をつぎのユニットへと通し、このユニッ
トの論理回路は割込み肯定応答信号がそのユニット固有
のアドレスを含んでいるかどうかをチェックする。斯か
るユニットに固有、のアドレスが含まれている場合シこ
は、割込み肯定応答信号をつぎのユニットには通さない
ようにする。これがため、割込み肯定応答信号を送信す
るためのラインがない最終ユニット以外のすべてのユニ
ットには論理回路を設け、これにより割込み肯定応答信
号がそのユニット固有のアドレスを含んでいるかどうか
を検出し、含んでいない場合には割込み肯定応答信号を
つぎのユニットに通し、コ（ｒ）ユニット力それ固有の
アドレスを割込み肯定応答信号から検出した場合には、
その割込み肯定応答信号をつぎのユニットへは通さない
ようにする必要がある。

上述したような方法では割込み肯定応答信号を各ユニッ
トにてテストし、しかもその信号をテスト結果に応じて
ユニットからユニットへと順に通す必要があるため、こ
の方法は非常に複雑である。

また、最終ユニットを除く各ユニットにはアドレス確認
用の論理回路を設ける必要があるため、コストも高くな
る。

本発明の目的は割込み要求信号を供給する簡単、かつ廉
価な方法およびその回路を提供することにある。

本発明はコンピュータの外部ユニットによす共通制御ラ
インを経てコンピュータの中央処理ユニットに優先順位
なしで割込み要求信号を供給する方法において、１個の
外部ユニットにより制御ラインに急送される割込み要求
信号が、他の複数個の外部ユニットからの割込み要求信
号の急送をいずれも阻止するようにしたことを特徴とす
る。

本発明による方法では、制御ラインに現われる割込み要
求信号が、コンピュータの中央処理ユニット（こ割込み
要求信号を急送しているユニット以外のすべてのユニッ
トによる別の割込み要求信号の供給を阻止するため、中
央処理ユニットからの割込み肯定応答信号には割込みを
要求した外部ユニットのアドレスを包含させる必要がな
い。従って１個々の外部ユニットでの割込み肯定応答信
号の処理も必要でなくなるため、これらの外部ユニット
には最早アドレス確認用の論理回路を設ける必要がない
から、外部ユニットは簡単、かつ廉価に製造することが
できるう 図面につき本発明を説明する。

本発明による方法を実施するためには幾つもの回路の出
力を制御ラインＳＬを経てコンピュータの中央処理ユニ
ットＣＰＵに接続する。図面の明瞭化のために、第１図
では１つの回路を示しであるだけであり、他の回路は記
号２．−−−　ｎに示しであるだけである。個々の回路
の並列接続される出力はいずれも抵抗Ｒ２を経てＬ（低
）−レベルの電位点に接続する。

割込み要求が完全になくなってしまうまで割込み要求信
号としてＨ（高〕−レベルの信号を出力しているパルス
発生器Ｇの出力は可制御スイッチＳ】の入力に接続し、
このスイッチの出力は遅延部材Ｔの入力とインバータＪ
１の入力とに接続し、かつ上記スイッチＳ１の出力は抵
抗Ｒ１を経てＬ−レベルの点に接続する。遅延部材Ｔの
出力は可制御スイッチＳ２の制御入力に接続する。この
スイッチＳ２の入力レベルはＨ−１，ベルの点にＪｉｌ
［Ｌ、、またこのスイッチの出力は制御ラインＳＬとイ
ンバータＪ２の入力とに接続する。なお、この接続点は
回路の出力を成す。上記インバータＪ２の出力は可制御
スイッチＳ８の人力に接続し、このスイッチの出力は可
制御スイッチＳ１の制御入力に直接接続すると共に、抵
抗Ｒ３を経てＨ−レベルの点に接続する。インバータＪ
］の出力は可制御スイッチＳ８の制御入力に接続する。

６人力”′および″邑力″とは各スイッチに対する信号
の流れを意味するものとする。

つぎに第１図に示す回路の機能につき詳細しこ説明する
。

可制御スイッチＳ　１　＋　Ｓ　２およびＳ３は、それ
らの制御入力のレベルがＬ−レベルの１％Ｈこハ開くが
、それらの制御入力のレベルがＨ−レベルの場合には閉
成する。

先ず、各回路１・−−−ｎがいずれも制御ラインＳＬに
１（−レベルの／ぐルス形態の割込み要求信号を急送し
てなく１従って、制御ラインＳＬのレベルが抵抗Ｒ２を
経てＬ−レベルにあるものとする。この場合、各回路］
＋−−−Ｈに対してつぎのようなこ、とが云える。

ｔ＜ルス発生ｆＭ　ＧはＨ−レベルの信号を出力してい
ないため、スイッチ５１ｐＪ入力および出力レベルはＬ
−レベルとなり、従ってスイッチＳ２の制御入力レベル
もＬ−レベルとなるが、イン／イータＪｌがあるために
、スイッチＳ３の制御入力レベルはＨ−レベルとなる。

これがため、スイッチＳ２は開くも、スイッチＳ３は閉
じたままである。この際スイッチＳ１も閉じたままであ
る。その理由は、スイッチＳ１の制御入力が上記閉成ス
イッチＳ３およびインバータＪ２を経て制御ラインＳＬ
に接続されており、この制御ラインのレベルか抵抗Ｒ２
を紗てＬ−レベルの点に接続されているために上記スイ
ッチＳ１の制御入力のレヘ／ｌ／　カＨ−レベルにある
からである。第１図は上述した各スイッチの状態を示し
ている。

つぎに回路が割込みを要求する場合につき説明する。こ
の場合にはパルス発生器ＧがＨ−レベルの信号を発生し
、この信号は閉成スイッチＳ１を経て遅延はされないも
、インノく一タＪ１のため（こ反転形態でスイッチＳ３
の制御人力（こ達すると共に、遅延部材Ｔにより遅延さ
れてスイッチＳ２の制御入力にも達する。従って、先ず
スイッチＳ３は遅延なしで開くも、スイッチＳ２は遅延
部材Ｔによる遅延後に閉成される。この際、スイ゛ノチ
Ｓ２が閉じるため、制御ラインＳＬのレベルはＨ−レに
ルとなり、これが中央処理ユニットＯＰＵ＆こよって割
込み要求信号として判断される。スイッチＳ８はスイッ
チＳ２が閉じる前に開くため、Ｈ−レベルの信号がスイ
ッチＳｌの制御Ｌ’　ベルｋｌ−ｍ　Ｍ　。

されることはない。従って、スイッチ８１１′ｉ閉じた
ままである。

上述したように、成る１つのユニットが割込み要求信号
を急送している場合に、割込みを要求してない残りの外
部ユニットではつぎに述べるような工程が同じように行
なわれる。

Ｈ−レベルにある制御ラインＳＬはインノく一タＪ２お
よび閉成されたスイッチＳ８を経てスイッチＳ１の制御
入力に接続されるため、この制御入力のレベルはＬ−レ
ベルとなり、スイッチＳＩＧ；ｔ開放する。スイッチＳ
１が開くや否や、ノぐルス発生器ＧのＨ−レベルの出力
が最早スイッチＳ２およびＳ３の！ｌｊ制御入力に達し
なくなるために、割込み要求信号の出力は抑圧される。

彷、つて、制御ラインＳＬに現われる割込み要求信号は
、割込みを要求しているユニットを除くす′　　べての
外部ユニットによる割込み要求信号の出力を阻止する。

これがため個々の外部ユニットでの割込み肯定応答信号
に含まれるアドレスの評価処理並びに外部ユニットをデ
ィジーチェーンすることは本発明による回路では省くこ
とができる。

第２図は遅延部材を４個の直列接続したインノく−タＪ
で構成するようにした同じく本発明による回路を示し５
．この例でも図面の簡略化のために、単一の外部ユニッ
ト１だけを示してあめ。

本例ではパルス発生器ＧをキーＴＡで形成し、このキー
の入力にはＨ−レベルの信号を供給し、キーの出力はス
イッチＳ１の入力に接続する。

第２図に示すスイッチＳ１のスイッチ位置では回路が割
込み要求信号を供給する。

上述した回路には、ＬとＨを入れ替えて、各制御入力に
Ｈ−レベルの信号が与えられる場合に開き、各制御入力
にＬ−レベルの信号が与えられる場合に閉じる可制御ス
イッチを設けるようにすることもできる。しかし、この
場合には割込み要求信号ルベルかＬ−レベルトナル。

第２図の例では、例えばスイッチＳｌ　、　Ｓ２　。

ｓ　ａ　′？ｉ：タイプＭＣ１４０６６ＢのＣＭＯＳス
イッチとし、かつインバータをタイプＭＯ１４１０４１
９ＵＢのものとする。両ユニットに供給する供給電圧は
】０ボルトとする。

急送される割込み要求信号の遅延時間は代表的には１４
０　ｎＳであり、最大でも２５０　ｎＳである。

また、素子Ｊ２．Ｓ、３．３１を経て受信される割込み
要求信号の遅延時間は代表的には６０ｎｓであり、最大
でも１２０　ｎＳである。割込の実行（肯定応答、デー
タ伝送、データ処理）には上記遅延時間よりも遥かに長
い時間がかかることは勿論である。従って、本例の場合
Ｇこは２つの順次の割込み要求信号が少なくとも４００
　ｎｓ離間されることになる。このことはキー人力を用
いる場合（こも云えることであり、また、他の多くのシ
ステムの場合にも云えることは勿論である。

スイッチＳ３の切替特性がスイッチＳ１およびＳ２とは
逆の特性を呈する場合、即ち・スイ゛ンチＳ８がその制
御入力にＨ−レベルの信号カタ与えられる場合に閉じ、
他方スイッチＳ１およびＳ２がそれらの制御入力にＨ−
レベルの信号が与えられる場合に開くようにする場合に
は、インバータＪ１を省くことができる。同様に、スイ
ッチ８がその制御入力にＬ−レベルの信号が与えられる
場合に閉じ、またスイッチＳ１およびＳ２がそれらの制
御入力にＬ−レベルの信号が与えられる場合に開くよう
にする場合にもインバータＪ１は省くことができる。

しかし、大抵の場合にはインバータＪ１を設けるように
するのが好適である。その理由は、インバータを用いる
場合には例えば７３１ｒ謂アナログスイツチのような同
一切替特性を呈するスイッチを使用することができるか
らである。

本発明は上述した例のみＧこ限定されるものでなく、幾
多の変更を加え得ること勿論である。例えば、スイッチ
Ｓ］の出力信号が遅延素子Ｔの前段に設ける単安定素子
をセット状態にする場合にはスイッチＳ３を省くことが
できる。前述したような遅延時間について考えてみるに
、上記単安定素子の非安定期間は数マイクロ秒に相当す
る。

【図面の簡単な説明】

第１図は本発明による割込み要求信号供給方法を実施す
るための回路の一例を示すブロック線図、第２図は同じ
くその変形例を示すブロック線図である。 １．２＋−−−ｎ・・・割込み要求信号供給回路ＣＰＵ
・・・中央処理ユニット Ｇ・・・パルス発生器 Ｓｌ　、Ｓ２　、Ｓ８・・スイッチ Ｒ１，Ｒｚ、Ｒ８・・・抵抗 Ｊｌ　、Ｊ２　、Ｊ・・・インバータ Ｔ・・・遅延部材 ＴＡ・・・キー

Claims (1)

1. 【特許請求の範囲】 １　コンピュータの外部ユニット（１１−−−ｎ　）に
   より共通制御ライン（ＳＬ）を経てコンピュータの中央
   処理ユニツ）（（３ＰＵ）に優先順位なしで割込み要求
   信号を供給する方法において、１個の外部ユニット（１
   ，−−−ｎ　）　ニより制御ライン（ＳＬ）に急送され
   る割込み要求信号が、他の複数個の外部ユニットからの
   割込み要求信号の急送をいずれも阻止するようにしたこ
   とを特徴とする割込み要求信号供給方法。 ２、　コンピュータの外部ユニット（１，−−−ｎ　）
   により共通制御ライン（ＳＬ）を経てコンビ）−タノｃ
   ｐ央処ｆＭユニット（ＣＰＵ）に優先順位なしで割込み
   要求信号を供給するに当り、１個の外部ユニットにより
   制御ラインに急送される割込み要求信号が、他の複数個
   の外部ユニットからの割込み要求信号の急送をいずれも
   阻止せしめるようにして割込み要求信号を供給する方法
   を実施するための回路において、第１電位レベルの信号
   を供給するパルス発生器（Ｇ）の出力を第１可制御スイ
   ツチ（Ｓｌ）の入力に接続し、該スイッチの出力を遅延
   部材（Ｔ）の入力と第２可制御スインチ（Ｓ８）の制御
   入力とに接続すると共に前記第１可制御スイツチの出力
   には第１抵抗（Ｒ１）を経て第２電位レベルの信号も供
   給し、前記遅延部材（Ｔ）の出力を第３可制御スイツチ
   （Ｓ２）の制御入力に接続し、該第３可制御スイツチの
   入力に第１電位レベルの信号を供給すると共に該第８可
   制御スイツチの出力を制御ライン（ＳＬ）と第１インバ
   ータ（Ｊ２）の入力とに接続し、該第１インバータの出
   力を第２可制御スイツチ（Ｓ８）の入力に接続し、該第
   ２スイツチの出力を第１可制御スイツチ（Ｓｌ）の制御
   入力に直接接続すると共に第２抵抗（Ｒ８）を経て第１
   １４１位レベルの点に接続することを特徴とする割込み
   要求信号供給回路。 ８　特ｄ′Ｆ請求の範囲２記載の回路において、第１可
   制御スイツチ（Ｓｌ）の出方を第２インバータ（Ｊｌ）
   を経て第２可制御スイツチ（ｓ　ａ　）　ノ制御入力に
   接続することを特徴トする割込み要求信号供給回路。 表　特許請求の範囲３記戦の回路において、第１電位レ
   ベルを高レベルとし、第２電位レベルを低レベルとし、
   可制御スイッチ（ｓｌ。 Ｓ２・Ｓ８）の制御入力が低レベルの電位となる際には
   これらの可制御スイッチが開放し、前記可制御スイッチ
   の制御入力が窩レベルとなる際には前記可制御スイッチ
   が閉成するようにしたことを特徴とする割込み安水信号
   供給回路。 ５　特許請求の範囲３記載の回路において、第１電位レ
   ベルを低レベルとし、第２電位レベルを高レベルとし・
   可制御スインｆｃｓ１゜Ｓ２，３３）の制御入力が高レ
   ベルとなる際にはこれらの可制御スイッチが開放し、前
   記スイッチの制御入力が低レベルとなる際には前記可制
   御スイッチが閉成するようにしたことを特徴とする割込
   み要求信号供給回路。 ６　特許請求の範囲２記載の回路において、第１市位レ
   ベルを高レベルとし、第２屯位レベルを低レベルとし、
   第２スイツチ（ｓ３）の制御入力が低レベルとなる際に
   は該第２スイツチが閉成し、第２スイツチの制御入力が
   高レベルとなる際には第２スイツチが開放し、第１およ
   び第８可制御スイツチ（Ｓｌ、Ｓ２）が第２可制御スイ
   ツチ（Ｓ３）に較べて反対の切替特性を呈するようにし
   たことを特徴とする割込み要求信号供給回路。 ７　特ｉ’＋−請求の範囲２記載の回路において、第１
   電位レベルを低レベルとし、第２電位レベルを高レベル
   とし、第２可制御スイツチ（Ｓ３）をその制御入力のレ
   ベルが高レベルとなる際には閉成するも、前記制御入力
   のレベルが低レベルとなる際には開放させ、第１および
   第３可制御スイツチ（Ｓｌ、Ｓ２）が前記第２可制御ス
   イツチ（Ｓ８）に較べて反対の切替特性を呈するように
   したことを特徴とする割込み要求信号供給回路。 ８、ｗ許請求の範囲２〜７の何れか１つに記載の回路に
   おいて、遅延部材（Ｔ）を偶数個のインバータ（Ｊ）を
   もって構成することを特徴とする割込み要求信号供給回
   路。 ９　特ｊｆｆ請求の範囲２〜８の何れか１つに記載の回
   路において、パルス発生Ｗ（Ｇ）Ｅキー（ＴＡ）で形成
   し、該キーの入力を第１電位レベルに接続すると共に前
   記キーの出力を第１可制御スイツチの入力に接続するこ
   とを特徴とする割込み要求信号供給回路。