JPS61249143A - 割込み回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、複数の割込み源が１つの割込みレベルを共用
し得る計算機システムに係る。

Ｂ、従来技術 多くの計算機システムは割込みによって、例えば周辺装
置が中央処理装置のサービスを要求できるようにしてい
る。その場合、周辺装置は処理装置の割込みハンドラに
割込み要求を出す０割込みハンドラが割込み要求を受取
ると、処理装置の正規のオペレーションが中断され、処
理装置は割込み処理手順を開始する６割込みハンドラの
代表的なものにインテル社の８２５９がある。８２５９
は８つの優先割込みレベルを持っており、従って割込み
優先順位の異なる８種類の周辺装置をサポートできる。

しかし、計算機システムが複雑化するにつれて、より多
くの周辺装置の接続が要求されるようになってきた。そ
のためには、２以上の周辺装置が１つの割込みレベルを
共用できることが必要である。特願昭６０−４５０１７
号は、そのような共用技術を開示している。その−例を
第４図に示す。

図示のように１割込み回路１０が複数個設けられ、それ
らに並列に共用の割込み要求線（ＩＲＱ）１２が接続さ
れている０割込み要求線１２は、８２５９の如き割込み
ハンドラにも接続される６割込み要求線１２に関連する
割込みレベルにおいて未了の割込み要求がなければ１図
示の割込み回路１０に関連する周辺装置は高レベルの割
込み信号を出すことによって割込みサービスを要求でき
る。

この割込み信号はＡＮＤゲート１４の一方の入力に印加
され、このとき他の要求がなければ、当該割込み要求は
ワンショット回路１６へ供給される。

ワンショット回路１６は、未了のサービス要求がない場
合に、出力増幅器１８を付勢するに十分な幅を持ったパ
ルスを発生する。出力増幅器１８の入力は接地され、出
力は抵抗２０を介して正の電圧源に接続されている。従
って、ワンショット回路１６からのパルスが存在してい
る間１割込み要求線１２は接地電位にされる。さもなけ
れば、図示の割込み回路１０は割込み要求線１２に高イ
ンピーダンスを与える。この高インピーダンスのため、
同じ割込み要求線１２に接続されている他の割込み回路
は割込み要求線１２に負のパルスを生じることができる
。

８２５９割込みハンドラは、負パルスの負方向遷移（前
縁）には応答せず、最後の正方向遷移（後縁）に応答す
る。この正方向遷移によりフリップフロップ（Ｆ／Ｆ）
２２が刻時されて、低レベルの補数出力Ｕを発生し、ワ
ンショット回路↓６を減勢する。その結果、ソフトウェ
アによって発生された再付勢信号がフリップフロップ２
２をクリアするまで、ワンショット回路１６は減勢状態
に保たれる。

上述の減勢及び再付勢の手順は、どの割込み回路が割込
み要求線１２に負のパルスを出したかには関係がない０
割込み回路１０の働きは、再付勢信号によって割込みサ
ービスの完了が知らされるまで、他の割込み要求をロッ
クアウトすることにある。

普通は、割込み要求を受取ると、処理装置の割込み処理
ルーチンは割込み要求線１２に接続されているすべての
周辺装置に対してポーリングを行い、どの装置が割込み
を要求しているかを調べる。

このポーリングは別の信号線（図示せず）を用いて行わ
れる。ある周辺装置に対する割込みサービスが完了する
と、その装置は自身の内部割込み要求を除去する。処理
装置がポーリングを１回しか行わず、且つある周辺装置
がポーリングの直後に割込みを要求したような場合は、
現ポーリングによってはこの割込み要求を特定すること
はできない、その場合、内部割込み信号は高レベルに保
たれるので、減勢状態から脱すると、別の負パルスが割
込み要求線１２に出される。

Ｃ０発明が解決しようとする問題点 割込み要求線に出される負パルスは、割込みハンドラが
応答し得るに十分なだけの持続時間を有していなければ
ならない６例えば８２５９の場合は、少なくとも１２５
ナノ秒の時間が必要である。

これより短いパルスの場合、８２５９は割込み要求を認
識せず、従って割込み処理手順が開始されることもない
、一方、第４図のフリッププロップ２２の応答速度は格
段に速く１例えば５ナノ秒程度の負パルスに応答して、
図示の割込み回路１０及び他の同様なすべての割込み回
路をロックアウトする。すべての周辺装置が同様な割込
み回路を持っているとすると、このようなロックアウト
が偶然生じた場合、割込み要求の不存が知らされること
になる。従って、処理装置が割込み処理手順を開始する
ことはなく、それに伴なって最終的に割込み回路を再付
勢することもない、前記の特許願に係る明細書には１割
込み回路を刻時式にした例も開示されているが、それで
も１２５ナノ秒よりはるかに短い負パルスによって禁止
されてしまう。

また、割込み要求線１２は比較的雑音が多く。

２０ナノ秒よりも短い持続時間を持った雑音パルスがか
なり頻繁に生じる０割込み要求線１２はしばしば高イン
ピーダンス状態に保たれ、従ってスプリアス信号に対す
るアンテナとして働く。同軸ケーブルを使用すれば１割
込み要求線１２の雑音を減らせるが、割込み要求線１２
は一般に数個のエツジ・コネクタの対応するビン間に配
線されるので、このような配線に同軸ケーブルを使うと
高くつく。

別の解決法は、割込み要求線１２に低域通過フィルタを
接続すること（できればブリッププロップ２２へのフィ
ードバック路に含ませること）であろう、しかし、この
ようなフィルタは割込み要求線１２上のすべての信号の
遷移を平滑化してしまうので応答が遅くなる。これは、
遷移をできるだけシャープに保つという標準技法に反す
るものである。

従って本発明の目的は、雑音余裕度の高い割込み回路を
提供することにある。

Ｄ６問題点を解決するための手段 本発明に従う割込み回路は、予め決められた第１の最短
時間よりも長い持続時間を有する割込み要求信号が割込
み要求線に生じた場合に該信号に応答する割込みシステ
ムで使用される。従って。

水割込み回路はこのような条件を満たす割込み要求信号
を発生するための手段を備えている。ただし、他の割込
み要求があった場合は、割込み要求信号の発生は禁止さ
れる。そのため、予め決められた第２の最短時間よりも
長い持続時間を有する信号が割込み要求線に生じている
かどうかが調べられる。もし生じていると、別のリセッ
ト信号が印加されるまで、割込み回路はロックアウトさ
れる。

Ｅ、実施例 本発明に従う割込み回路の良好な実施例を第１図に示す
、この割込み回路は１例えば割込み要求線１２を共用す
る各装置のアダプタにそれぞれ設けられる１割込み要求
線１２は、インテル社の８２５９の如き割込みハンドラ
にも接続される。共用の割込み要求１２上の信号−ＩＲ
ＱＸは低レベルのとき活動状態にあり、それ以外は高イ
ンピーダンス状態にある。前述の特願昭６０−４５０１
７の発明は、８２５９が信号−ＩＲＱＸの上方向遷移に
応答するという事実に基いてなされているが１本発明は
異なった応答をする割込みハンドラにも等しく適用でき
る。しかしここでは、割込みハンドラは少なくとも１２
５ナノ秒の持続時間を持った負パルスを感知して始めて
割込み要求に応答できるものとする。

説明の手始めとして、未了の割込み要求がなく、従って
信号−ＩＲＱＸが高インピーダンス状態にあり且つ共用
割込み要求線１２と正電圧＋Ｖの間のプルアップ抵抗に
よって高レベルに保たれているものとする。また、あと
で説明するロックアウト信号−ＬＯも高レベル（非活動
状態）にあるものとする。

第１図の割込み回路は、７０ナノ秒の周期を有する刻時
信号ＣＬによって制御される。刻時信号ＣＬを供給する
装置は、共用割込み要求線１２に接続されている複数の
割込み回路に対して共通化する必要はない、アダプタ（
図示せず）は、高レベルの割込み信号十ＩＮＴを出すこ
とによって割込みを要求する（第２図参照）、このとき
未了の割込み要求がなければ１割込み信号十ＩＮＴはＡ
ＮＤゲート２６及びＯＲゲート２８を通って、Ｄフリッ
プフロップ３０のデータ入力Ｄ５のところに信号を生じ
る。標準のＴＴＬファミリの型番でいうと、ＡＮＤゲー
ト２６及びＯＲゲート２８は例えば型番ＯＯに相当し、
フリップフロップ３０は型番１７５に相当する。

フリップフロップ３０は、反転された刻時信号−ＣＬの
上方向遷移によってデータを取り込むので、高レベルの
Ｄ５信号に続く最初の一〇Ｌの上方向遷移があると、フ
リップフロップ３０は高レベルのＱ５信号を出力する。

このＱ５信号は３個所に送られる。まずＱ５信号はＡＮ
Ｄゲート３２（型番００）の一方の入力となる。ＡＮＤ
ゲート３２の出力はＯＲゲート２８を通ってフリップフ
ロップ３０に供給される。ＡＮＤゲート３２の他方の入
力が低レベルになるまでは、割込み信号十ＩＮＴのレベ
ルに関係なく、フリップフロップ３０のＱ５出力は高レ
ベルに保たれる。

フリップフロップ３０から出力されたＱ５信号は、反転
出力を有するＯＲゲート３４を通って、バッファ３６の
入力及び反転付勢部にも供給される。ＯＲゲート３４は
例えば型番０２に相当し。

バッファ３６は型番１２５に相当する。バッファ３６の
出力は共用割込み要求線１２に接続される。

バッファ３６の入力及び反転付勢部が共通に接続されて
いるので、バッファ３６の出力は、低電圧入力の場合は
低電圧になり、高電圧入力の場合は高インピーダンスに
なる。その結果、Ｑ５信号が高レベルになると直ぐに共
用割込み要求線１２上の−ＩＲＱＸ信号は低レベルにな
る（第２図参照）。

−ＩＲＱＸ信号は、反転入力及び反転出力を有するＯＲ
ゲート３８に供給される。このＯＲゲート３８は例えば
型番１１に相当する。ＯＲゲート３８の出力が前に述べ
たロックアウト信号−ＬＯであり、ＡＮＤゲート２６の
第２の入力に供給される。バッファ４０はロックアウト
信号−ＬＯのためのテスト・ポイントを与えるもので、
通常の動作には不要である。ロックアウト信号−ＬＯは
割込み信号＋ＩＮＴが割込み回路に入るのを禁止する。

初期段階ではフリッププロップ３０のＤ５人力がラッチ
されるため、第２図には、最初の一工ＲＱＸ信号が−Ｌ
Ｏ信号に及ぼす効果を示していない。

フリップフロップ３０のＱ５出力は、遅延段を構成する
３個のフリップフロップ４２．４４及び４６にも供給さ
れる。これらはフリップフロップ３０と同じ構成であり
、刻時入力も同じである。

フリップフロップ４２．４４及び４６の各々は、Ｑ５信
号を１刻時サイクルだけ遅らせる。最終段のフリップフ
ロップ４６の反転出力Ｑ８−がＡＮＤゲート３２の第２
の入力に接続されているため、Ｑ５信号が立上ってから
３刻時サイクル後にＡＮＤゲート３２を介するフィード
バックが中断され。

その結果、直後の刻時サイクルにおいてＱ５信号は降下
する。フリップフロップ４６の正出力Ｑ８はＯＲゲート
３４に接続され、従ってＱ５信号が降下しても、その後
３刻時サイクルの間は−ＩＲＱＸ信号を低レベルに保つ
、かくして１通常の状態においては、−ＩＲＱＸ信号は
８刻時サイクルすなわち５６０ナノ秒の間低レベルに保
たれる。

バッファ３６から出力されたーＩＲＱＸ信号は、２対の
フリップフロップ５０及び５２、並びに５４及び５６か
ら成るパルス幅弁別部にも供給される。第１の対５０及
び５２はＮＯＴゲート５８からの反転された刻時信号を
受取り、第２の対５４及び５６は元の刻時信号を受取る
ので、これらの対は求いに１８０度位相がずれている。

−ＩＲＱＸ信号は、ＮＯＴゲート６０を通ってフリップ
フロップ５０及び５４のデータ入力及びリセット入力に
供給される。フリップフロップ５０〜５６は例えば型番
７４に相当し、ＮＯＴゲート５８及び６０は型番０４に
相当する。

フリップフロップ５０のデータ入力Ｄ１はＮＯＴゲート
６０で反転されたーＩＲＱＸ信号を受取る。フリップフ
ロップ５０は、反転刻時信号−ＣＬの次の上方向遷移に
応答して、そのデータ入力Ｄ１の信号をラッチする。−
ＩＲＱＸ信号が低レベルに保たれているものとすると１
次の刻時サイクルにおいてフリップフロップ５２はその
データ入力Ｄ２に接続されているＱｌ出力をラッチし。

その反転出力■に低レベルの信号を生じる。フリップフ
ロップ５２の反転出力Ｑ２は自身のプリセット入力Ｐに
フィードバックされる。このプリセット人力Ｐは刻時信
号とは無関係であるが、リセット人力Ｒには追従する。

プリセット人力Ｐが低レベルであれば、ブリップフロッ
プ５２は前の状態を維持する。すなわち、反転出力Ｑ２
からプリセット人力Ｐへのフィードバックは、刻時入力
又はデータ入力Ｄ２における後続の信号が如何なるもの
であっても、反転出力Ｑ２を低レベルに保つ、この状態
は、リセット入力Ｒによってフリップフロップ５２をリ
セットすることによってのみ除かれる。

上述の説明では、フリップフロップ５０及び５２を各々
トリガした反転刻時信号−ＣＬの上方向遷移間の刻時サ
イクルの間、−ＩＲＱＸ信号が低レベルにあるものと仮
定していたが、その間に例えば短い雑音パルスのために
−ＩＲＱＸ信号が高レベルになると、ＮＯＴゲート６０
の出力が低しベルになる。この出力はフリッププロップ
５０の補数リセット人力Ｒに接続されており、従って直
ちにフリップフロップ５０をリセットして、その出力Ｑ
１を低レベルにする。この状態においては。

次段のブリップフロップ５２は次の刻時遷移時に。

データ人力Ｄ２が低レベルであることを認識するのでフ
ィードバック・ラッチは設定されない、かくして、第１
の対５０及び５２は、−ＩＲＱＸ信号が少なくとも１割
時サイクル（本例では７０ナノ秒）の持続時間を有して
いる場合にのみ、フリップフロップ５２の反転出力Ｑ２
にラッチされた低レベルの出力を生じるパルス幅弁別器
として働く。しかし、第１の対５０及び５２は負パルス
の形をとる一ＩＲＱＸ信号の前縁には無感であるか゛ら
、それらが１サイクル乃至２サイクル（７０〜１４０ナ
ノ秒）の間の幅を有するーＩＲＱＸパルスに対して反転
出力Ｑ２をラッチするかどうかは確かでない。

上述の不明確さを軽減するため、第１の対５０及び５２
と同様にして第２の対５４及び５６が接続される。ただ
し、第２の対５４及び５６に印加される刻時信号は反転
されていない元の刻時信号＋ＣＬである。従って、前述
のように、第１及び第２の対は互いに１８０度位相がず
れている。フリップフロップ５６の反転出力Ｑ４のラッ
チ動作にも、フリッププロップ５２の反転出力Ｑ２と同
様な不明確さがある。しかし、了丁及びπは共にＯＲゲ
ート３８の入力に接続されているため、これらの組合わ
せによって不明確さは半サイクルだけ軽減する。云い換
えれば、１サイクルよりも短い−ＩＲＱＸパルスに対し
てはラッチ動作は起こらず、１サイクル乃至１．５サイ
クルの幅を有するパルスに対してはラッチ動作が起こる
かどうかは不明であり、１．５サイクルよりも長いパル
スに対しては確実に起こる０反転出力Ｑ２又はＱｌがラ
ッチされると、それに続いてロックアウト信号−ＬＯが
低レベルにラッチされる。

ロックアウト信号−ＬＯのラッチ状態は、フリップフロ
ップ５２及び５６をリセットすることによってのみ解除
される。フリップフロップ５２及び５６の補数リセット
人力ＲはＯＲゲート６２（例えば型番０２）の反転出力
に接続されている。

ＯＲゲート６２にはアドレス解読リセット信号中ＡＤＲ
及びシステム・リセット信号中ＳＲが入力される。アド
レス解読リセット信号中ＡＤＲは割込み処理手段のソフ
トウェアによって制御される。

このソフトウェアは、すべての割込みに対するサービス
を完了すると、割込み回路をリセットし、ロックアウト
信号−ＬＯを除去する。新しく生じた割込み要求をポー
リングで見つけられなかった場合は、ロックアウトの除
去により高レベルの割込み信号中ＩＮＴがＡＮＤゲート
２６を通過し、かくして前述の手順が開始される。ＯＲ
ゲート６２へのシステム・リセット信号中ＳＲは、シス
テムの始動時に適切な初期値を割込み回路に与えるのに
用いられる。

これまでの説明は、第１図の割込み回路において割込み
信号が生じた場合を想定していた。しかし、この割込み
回路は他の割込み回路で生じた割込み信号による割込み
要求（線１２）に対しても同様に応答する。その例を第
３図に示す、他の割込み回路からの要求があると、割込
み要求線１２上の−ＩＲＱＸ信号が低レベルになる。第
１図の割込み回路は５６０ナノ秒の幅を有するーＩＲＱ
Ｘパルスを発生したが１割込み要求線１２には、１２５
ナノ秒の幅しか持たない−ＩＲＱＸパルスを発生する別
の型の割込み回路が接続されているものとする。

負の−ＩＲＱＸパルスは直ちにＯＲゲート３８を通って
、活動状態のロックアウト信号−ＬＯを発生させ、これ
により、ローカルの割込み信号中ＩＮＴがＡＮＤゲート
２６を通過するのを阻止する。このままでは、ロックア
ウト信号−ＬＯが活動状態（低レベル）にあるのは、−
ＩＲＱＸ信号が低レベルに保たれている間だけである。

負の−ＩＲＱＸパルスは、前述のようにＮＯＴＯＲゲー
ト３８って、フリップフロップ５０〜５６から成るパル
ス幅弁別器にも供給される。外部で発生されたパルスの
幅が１０５ナノ秒（１，５サイクル）よりも長ければ、
反転出力Ｕ及び了■の一方が低レベルにラッチされ、そ
れにより、例え−ＩＲＱＸパルスがなくなってもロック
アウト信号−ＬＯを活動状態に保つ、これは、割込み処
理手順のソフトウェアにより高レベルのアドレス解読リ
セット信号子ＡＤＲがＯＲゲート６２に供給されるとリ
セットされ、ロックアウトを解除する。

割込み処理手順は、どの装置が割込みを要求しているか
をポーリングによって調べることができる。これは、当
該装置に関連する割込み回路が実際に−ＩＲＱＸパルス
を共用割込み要求線１２に出力したかどうかには無関係
である０例えば、第１図の割込み回路に関連する装置が
ポーリングの直前にその割込み信号＋ＩＮＴを活動状態
にした場合は、例え図示の割込み回路が−ＩＲＱＸパル
スを発生しなくても、割込みサービスを受けられる０割
込みサービスが完了すると、当該割込み信号子ＩＮＴは
非勢動状態になる。ポーリングのあとでローカルの割込
み信号＋ＩＮＴが活動状態になった場合は１割込みサー
ビスなしにロックアウト信号−ＬＯが除去される。しか
し、割込みサービスが完了するまでは、割込み信号子Ｉ
ＮＴが活動状態に保たれているため、ロックアウト信号
−ＬＯの除去により割込み信号子ＩＮＴはＡＮＤゲート
２６を通過する。その結果、新しい−ＩＲＱＸパルスが
共用割込み要求線１２に生じる。

Ｆ０発明の効果 本発明によれば、所定の最小幅（実施例では７０ナノ秒
）よりも短い雑音パルスが生じても、それによってロッ
クアウト信号が誤って発生されることはない、雑音パル
スの幅が上記以上であれば、ロックアウト信号が誤って
発生される可能性はあるが、実際には、共用割込み要求
線１２に生じ得る雑音パルスはすべて２０ナノ秒以下で
あることがわかっており、従って本発明は誤ったロック
アウトを完全に阻止できる。

【図面の簡単な説明】

第１図は本発明の実施例を示す回路図。 第２図は内部の割込み要求に係る各種信号のタイミング
を示す図。 第３図は外部の割込み要求に係る各種信号のタイミング
を示す図。 第４図は従来技術の一例を示す回路図。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　頓　　宮　　孝　　−（外１名）

Claims (1)

1. 【特許請求の範囲】 予め決められた第１の最短時間よりも長い接続時間を有
   する割込み要求信号が割込み要求線に生じた場合に該信
   号に応答する割込みシステムにおいて、 前記第１の最短時間よりも長い持続時間を有する割込み
   要求信号を前記割込み要求線に発生する信号発生手段と
   、 予め決められた第２の最短時間よりも長い持続時間を有
   する信号が前記割込み要求線に生じた場合に該信号に応
   答して前記信号発生手段を禁止する手段と、 リセット信号に応答して前記信号発生手段の禁止を解除
   する手段と、 を具備する割込み回路。