JPS5965445A - 半導体素子分離領域の形成方法 - Google Patents
半導体素子分離領域の形成方法Info
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- JPS5965445A JPS5965445A JP57175071A JP17507182A JPS5965445A JP S5965445 A JPS5965445 A JP S5965445A JP 57175071 A JP57175071 A JP 57175071A JP 17507182 A JP17507182 A JP 17507182A JP S5965445 A JPS5965445 A JP S5965445A
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- JP
- Japan
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- isolation region
- oxide film
- element isolation
- film
- semiconductor element
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0125—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics
- H10W10/0126—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics introducing electrical active impurities in local oxidation regions to create channel stoppers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、大規模集積回路等の微細化アクティブ領域の
形成に有効な素子間分離のための選択酸化による半導体
素子分離領域の形成方法に関するものである。
形成に有効な素子間分離のための選択酸化による半導体
素子分離領域の形成方法に関するものである。
従来例の構成とその問題点
大規模集積口□路（以下、ＬＳＩという）、例えば、Ｍ
ＯＳ型ＬＳＩの製作においては、ＭＯＳトラ、ンジスタ
を構成するアクティブ領域、このアクティブ領域を分離
する素子間分離領域、さらには各素子を電気的に接続す
る電極配線等はそれぞれの形成時に、高密度化、高性能
化に必要な個々のプロセスによって、精度良く、かつ、
高い再現性を保ちながら微細構造を形成することが不可
欠である。
ＯＳ型ＬＳＩの製作においては、ＭＯＳトラ、ンジスタ
を構成するアクティブ領域、このアクティブ領域を分離
する素子間分離領域、さらには各素子を電気的に接続す
る電極配線等はそれぞれの形成時に、高密度化、高性能
化に必要な個々のプロセスによって、精度良く、かつ、
高い再現性を保ちながら微細構造を形成することが不可
欠である。
従来、ＭＯ８型ＬＳＩプロセスにおけるフィールド酸化
膜と呼ばれる厚い酸化シリコン層を形成する方法として
第１図示のように、半導体基板１０表面にシリコンナイ
トライド膜（Ｓｉ３Ｎ４）２を局部的に設け、これをマ
スクとして基板１０表面を選択的に酸化して、必要に応
じ、予め、イオン注入により準備された高濃度の不純物
層３（チャネルストッパ）を形成すると同時に、フィー
ルド酸化膜４を形成する方法がよ〈用いられている。
膜と呼ばれる厚い酸化シリコン層を形成する方法として
第１図示のように、半導体基板１０表面にシリコンナイ
トライド膜（Ｓｉ３Ｎ４）２を局部的に設け、これをマ
スクとして基板１０表面を選択的に酸化して、必要に応
じ、予め、イオン注入により準備された高濃度の不純物
層３（チャネルストッパ）を形成すると同時に、フィー
ルド酸化膜４を形成する方法がよ〈用いられている。
しかしながら、この方法では、選択酸化をすることによ
り横方向の酸化が進行し、いわゆるバーズビーク（Ｂｉ
ｒｄｓ Ｂｅａｋ）４ｂが発生して素子分離領域の微
細化を困難としていた。
り横方向の酸化が進行し、いわゆるバーズビーク（Ｂｉ
ｒｄｓ Ｂｅａｋ）４ｂが発生して素子分離領域の微
細化を困難としていた。
発明の目的
本発明は、選択酸化における横方向酸化を抑え素子分離
領域の微細化を図ることが出来る半導体素子分離領域の
形成方法を提供することを目的とする。
領域の微細化を図ることが出来る半導体素子分離領域の
形成方法を提供することを目的とする。
発明の構成
本発明は、半導体基板表面に酸化膜を形成した後に、ア
ンモニア（ＮＨ３）雰囲気中で高温加熱処理を行ない、
ついで、Ｓｉ３Ｎ４膜を形成しホトリングラフィにより
素子分離領域を予定した部分のＳｉ３Ｎ４膜を選択的に
除去し、必要に応じ、イオン注入で高濃度不純物のチャ
ネルストンバを素子分離領域内に形成したのち、Ｓｉ３
Ｎ４膜をマスクとして酸化雰囲気中で高温加熱処理を施
し、半導体基板に選択的に酸化膜を形成することにより
、バーズビークの抑制されたフィールド酸化膜が得よう
とするものである。
ンモニア（ＮＨ３）雰囲気中で高温加熱処理を行ない、
ついで、Ｓｉ３Ｎ４膜を形成しホトリングラフィにより
素子分離領域を予定した部分のＳｉ３Ｎ４膜を選択的に
除去し、必要に応じ、イオン注入で高濃度不純物のチャ
ネルストンバを素子分離領域内に形成したのち、Ｓｉ３
Ｎ４膜をマスクとして酸化雰囲気中で高温加熱処理を施
し、半導体基板に選択的に酸化膜を形成することにより
、バーズビークの抑制されたフィールド酸化膜が得よう
とするものである。
実施例の説明
本発明の方法をＭＯ３型ＬＳＩの製造方法を例示して説
明する。第２図（ａ）〜（ｄ）はその工程断面図を示す
。
明する。第２図（ａ）〜（ｄ）はその工程断面図を示す
。
まず、第２図（ａ）のように、半導体基板１に１０００
゛Ｃの酸化雰囲気中で、厚さ５００人の薄い酸化膜５を
形成する。この後に、９０ｏ′ＣのＮＨ３雰囲気中で熱
処理を行なう。この熱処理工程で、酸化膜５と基板１と
の界面には極く薄いＳｉ３Ｎ４層６が形成される。その
後ＫＮＨ３とシクロルミラン（Ｓ Ｉ Ｈ２ＣＩＪ ２
） （７）熱分解により厚さ１２００への８１３Ｎ４
膜２を形成する。以上の処理を施した後に、第２図（ｂ
ｌのように、ホトレジスト膜７を形成して、素子間分離
領域に予定するところの５１３Ｎ４膜２を、ホトリソグ
ラフィにより選択的に除去し、ついで、半導体基板１と
同導電型の不純物をイオン注入法で注入しチャネル・ス
ト・ンブ用拡散層３を形成する。以上の処理を施した後
にホトレジスト７を除去し第２図（Ｃ）に示すように、
１０００’Ｃの酸化雰囲気中で選択酸化膜４を形成する
。第２図（ｄ）は、上記処理を行なった後に酸化膜５、
Ｓｉ３Ｎ４膜２，６を除去した状態の要部断面図である
。
゛Ｃの酸化雰囲気中で、厚さ５００人の薄い酸化膜５を
形成する。この後に、９０ｏ′ＣのＮＨ３雰囲気中で熱
処理を行なう。この熱処理工程で、酸化膜５と基板１と
の界面には極く薄いＳｉ３Ｎ４層６が形成される。その
後ＫＮＨ３とシクロルミラン（Ｓ Ｉ Ｈ２ＣＩＪ ２
） （７）熱分解により厚さ１２００への８１３Ｎ４
膜２を形成する。以上の処理を施した後に、第２図（ｂ
ｌのように、ホトレジスト膜７を形成して、素子間分離
領域に予定するところの５１３Ｎ４膜２を、ホトリソグ
ラフィにより選択的に除去し、ついで、半導体基板１と
同導電型の不純物をイオン注入法で注入しチャネル・ス
ト・ンブ用拡散層３を形成する。以上の処理を施した後
にホトレジスト７を除去し第２図（Ｃ）に示すように、
１０００’Ｃの酸化雰囲気中で選択酸化膜４を形成する
。第２図（ｄ）は、上記処理を行なった後に酸化膜５、
Ｓｉ３Ｎ４膜２，６を除去した状態の要部断面図である
。
この第２図に示す本発明の実施例による方法では、選択
酸化によるノ（−ズビークはほとんど発生していない。
酸化によるノ（−ズビークはほとんど発生していない。
つまり、本実施例の方法によれば、第２図（ａｌのよう
にＮＨ３の熱処理により、酸化膜５と半導体基板１との
界面に非常に薄い５ｉ３Ｎ−６が形成され、第２図（Ｃ
）の選択酸化工程において酸化膜６直下の半導体基板１
の酸化がこの薄いＳｉ Ｎ 膜６によって抑えられ
るために素子量分 ４ 離領域４の横方向への広がりが小さくなると推定される
。
にＮＨ３の熱処理により、酸化膜５と半導体基板１との
界面に非常に薄い５ｉ３Ｎ−６が形成され、第２図（Ｃ
）の選択酸化工程において酸化膜６直下の半導体基板１
の酸化がこの薄いＳｉ Ｎ 膜６によって抑えられ
るために素子量分 ４ 離領域４の横方向への広がりが小さくなると推定される
。
本実施例で形成された素子間分離領域は第２図に概要を
示したように、従来の方法で１杉成された第１図示のも
のに比べ、選択酸化のノく一ズビークが顕著に抑制され
る。例えば従来、素子分離領域の酸化膜厚４が６０００
人で素子活性領域のだめのＳｉ Ｎ 膜２のマスク
寸法を３．０μｍとして、選 ４ 択酸化後の活性領域寸法は、１．８μｍとなっていたが
、本発明の本実施例による方法では同じ条件で２．６μ
ｍであった。
示したように、従来の方法で１杉成された第１図示のも
のに比べ、選択酸化のノく一ズビークが顕著に抑制され
る。例えば従来、素子分離領域の酸化膜厚４が６０００
人で素子活性領域のだめのＳｉ Ｎ 膜２のマスク
寸法を３．０μｍとして、選 ４ 択酸化後の活性領域寸法は、１．８μｍとなっていたが
、本発明の本実施例による方法では同じ条件で２．６μ
ｍであった。
発明の効果
以上のように本発明の方法を用いれば、半導体基板に酸
化膜を形成してから、ＮＨ３雰囲気中で熱処理を行なう
という簡単な工程を加えるだけで選択酸化時のバースビ
ークの発生がほとんど抑制でき、超ＬＳＩのだめの素子
微細化に優れ、その効果は太きい。
化膜を形成してから、ＮＨ３雰囲気中で熱処理を行なう
という簡単な工程を加えるだけで選択酸化時のバースビ
ークの発生がほとんど抑制でき、超ＬＳＩのだめの素子
微細化に優れ、その効果は太きい。
第１図は、従来の素子間分離領域の断面図、第２図（ａ
）〜（→は、本発明の方法を示す工程断面図である。 １・・・・・・半導体基板、２・・・・・・Ｓ １ ｓ
Ｎ ４膜、３・・・・・・高濃度拡散層、４・・・・
・・選択酸化膜、６・・・・・・酸化膜、６・・・・・
・５ｌａＮ４膜、６・・・・・・Ｓ １３Ｎ４膜、７・
・・・・・ホトレジスト。 代理人の氏名 弁理士 中 尾１敏 男 ほか１名第２
図 １ａ１ 第１図 ／１６＋ （ｄ＞ ２４１−
）〜（→は、本発明の方法を示す工程断面図である。 １・・・・・・半導体基板、２・・・・・・Ｓ １ ｓ
Ｎ ４膜、３・・・・・・高濃度拡散層、４・・・・
・・選択酸化膜、６・・・・・・酸化膜、６・・・・・
・５ｌａＮ４膜、６・・・・・・Ｓ １３Ｎ４膜、７・
・・・・・ホトレジスト。 代理人の氏名 弁理士 中 尾１敏 男 ほか１名第２
図 １ａ１ 第１図 ／１６＋ （ｄ＞ ２４１−
Claims (1)
- 半導体基板上に、シリコン酸化膜を被着した後、アンモ
ニア雰囲気中で高温加熱処理を１Ｊ［へシ、前記基板と
前記酸化膜との界面に第１のシリコンナイトライド膜を
形成する工程、前記酸化膜上に第２のシリコンナイトラ
イド膜を被覆するに程、素子間分離領域となる前記基板
上の前記第゛１．第２のシリコンナイトライド膜及び前
記酸化膜を選択的に除去する工程、酸化雰囲気中で高温
加熱を施し前記基板の選択酸化を行なう工程を含むこと
を特徴とする半導体素子分離領域の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175071A JPS5965445A (ja) | 1982-10-05 | 1982-10-05 | 半導体素子分離領域の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175071A JPS5965445A (ja) | 1982-10-05 | 1982-10-05 | 半導体素子分離領域の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5965445A true JPS5965445A (ja) | 1984-04-13 |
| JPH0516173B2 JPH0516173B2 (ja) | 1993-03-03 |
Family
ID=15989717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57175071A Granted JPS5965445A (ja) | 1982-10-05 | 1982-10-05 | 半導体素子分離領域の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5965445A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60257538A (ja) * | 1984-05-29 | 1985-12-19 | エヌ・ベー・フイリツプス・フルーイランペンフアブリケン | 埋込酸化物層が局所的に設けられたシリコン体を有する半導体装置の製造方法 |
| JPH01315141A (ja) * | 1988-06-15 | 1989-12-20 | Toshiba Corp | 半導体装置の製造方法 |
| US5260229A (en) * | 1991-08-30 | 1993-11-09 | Sgs-Thomson Microelectronics, Inc. | Method of forming isolated regions of oxide |
| US5348910A (en) * | 1991-12-24 | 1994-09-20 | Seiko Epson Corporation | Method of manufacturing a semiconductor device and the product thereby |
| JPH09181069A (ja) * | 1995-11-03 | 1997-07-11 | Hyundai Electron Ind Co Ltd | 半導体装置の素子分離方法 |
| US5834360A (en) * | 1996-07-31 | 1998-11-10 | Stmicroelectronics, Inc. | Method of forming an improved planar isolation structure in an integrated circuit |
| US5972776A (en) * | 1995-12-22 | 1999-10-26 | Stmicroelectronics, Inc. | Method of forming a planar isolation structure in an integrated circuit |
| US5977607A (en) * | 1994-09-12 | 1999-11-02 | Stmicroelectronics, Inc. | Method of forming isolated regions of oxide |
| US7235460B2 (en) | 1993-07-30 | 2007-06-26 | Stmicroelectronics, Inc. | Method of forming active and isolation areas with split active patterning |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5779650A (en) * | 1980-09-15 | 1982-05-18 | Gen Electric | Method of producing integrated circuit |
-
1982
- 1982-10-05 JP JP57175071A patent/JPS5965445A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5779650A (en) * | 1980-09-15 | 1982-05-18 | Gen Electric | Method of producing integrated circuit |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60257538A (ja) * | 1984-05-29 | 1985-12-19 | エヌ・ベー・フイリツプス・フルーイランペンフアブリケン | 埋込酸化物層が局所的に設けられたシリコン体を有する半導体装置の製造方法 |
| JPH01315141A (ja) * | 1988-06-15 | 1989-12-20 | Toshiba Corp | 半導体装置の製造方法 |
| US5260229A (en) * | 1991-08-30 | 1993-11-09 | Sgs-Thomson Microelectronics, Inc. | Method of forming isolated regions of oxide |
| US5348910A (en) * | 1991-12-24 | 1994-09-20 | Seiko Epson Corporation | Method of manufacturing a semiconductor device and the product thereby |
| US7235460B2 (en) | 1993-07-30 | 2007-06-26 | Stmicroelectronics, Inc. | Method of forming active and isolation areas with split active patterning |
| US5977607A (en) * | 1994-09-12 | 1999-11-02 | Stmicroelectronics, Inc. | Method of forming isolated regions of oxide |
| JPH09181069A (ja) * | 1995-11-03 | 1997-07-11 | Hyundai Electron Ind Co Ltd | 半導体装置の素子分離方法 |
| US5972776A (en) * | 1995-12-22 | 1999-10-26 | Stmicroelectronics, Inc. | Method of forming a planar isolation structure in an integrated circuit |
| US5834360A (en) * | 1996-07-31 | 1998-11-10 | Stmicroelectronics, Inc. | Method of forming an improved planar isolation structure in an integrated circuit |
| US6046483A (en) * | 1996-07-31 | 2000-04-04 | Stmicroelectronics, Inc. | Planar isolation structure in an integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0516173B2 (ja) | 1993-03-03 |
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