JPH03211836A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03211836A JPH03211836A JP745590A JP745590A JPH03211836A JP H03211836 A JPH03211836 A JP H03211836A JP 745590 A JP745590 A JP 745590A JP 745590 A JP745590 A JP 745590A JP H03211836 A JPH03211836 A JP H03211836A
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- tungsten silicide
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法、とくに信頼性の高い
半導体素子の形成方法に関するものである。
半導体素子の形成方法に関するものである。
従来の技術
近年、半導体素子の微細化や高速化に伴い、多結晶シリ
コンと高融点金属の2層構造の配線、いわゆるポリサイ
ド配線が広く使用されるようになってきた。
コンと高融点金属の2層構造の配線、いわゆるポリサイ
ド配線が広く使用されるようになってきた。
以下、従来の半導体装置の製造方法を第2図を用いて説
明する。
明する。
第2図(a)において、半導体基板上の熱酸化膜などに
よる段差部2上にBPSGなどの酸化膜3を被着する。
よる段差部2上にBPSGなどの酸化膜3を被着する。
次に第2図(b)において、酸化膜3上に多結晶シリコ
ン膜4を1500A程度被着させる。その後、第2図(
C)において、多結晶シリコン膜4上から、熱拡散法に
より、燐6を多結晶シリコン膜4中に拡散する。その後
、第2図(d)においてタングステンシリサイド膜5を
CVD法などにより2500A程度堆積させる。その後
、ホトレジストをマスクとして、ポリサイド配線を形成
する。
ン膜4を1500A程度被着させる。その後、第2図(
C)において、多結晶シリコン膜4上から、熱拡散法に
より、燐6を多結晶シリコン膜4中に拡散する。その後
、第2図(d)においてタングステンシリサイド膜5を
CVD法などにより2500A程度堆積させる。その後
、ホトレジストをマスクとして、ポリサイド配線を形成
する。
発明が解決しようとする課題
従来の技術では、第2図(C)に示すように多結晶シリ
コン膜4上から燐6を熱拡散するときに、熱により多結
晶シリコン膜4の下の酸化膜3(BPSG)が流れ、段
差部2で、酸化膜3と多結晶シリコン4がオーバーハン
グ状になり、その上に堆積するタングステンシリサイド
膜5等の高融点金属膜もオーバーハング状になる。この
ため、その後ホトレジストによりパターンニングする際
、オーバーハング状の部分で配線が短絡する。
コン膜4上から燐6を熱拡散するときに、熱により多結
晶シリコン膜4の下の酸化膜3(BPSG)が流れ、段
差部2で、酸化膜3と多結晶シリコン4がオーバーハン
グ状になり、その上に堆積するタングステンシリサイド
膜5等の高融点金属膜もオーバーハング状になる。この
ため、その後ホトレジストによりパターンニングする際
、オーバーハング状の部分で配線が短絡する。
課題を解決するための手段
本発明の半導体装置の製造方法は、燐等の不純物を熱拡
散する代わりに、高融点金属膜もしくはそのシリサイド
膜上から、不純物をイオン注入法により注入する工程を
備えている。
散する代わりに、高融点金属膜もしくはそのシリサイド
膜上から、不純物をイオン注入法により注入する工程を
備えている。
作用
このようにすれば、ポリサイド配線下の酸化膜は流れな
くなり、オーバーハングも形成されない。したがってレ
ジストパターンにより配線を形成する際の短絡もなくな
る。
くなり、オーバーハングも形成されない。したがってレ
ジストパターンにより配線を形成する際の短絡もなくな
る。
実施例
以下、本発明の一実施例を図面を参照しなから説明する
。
。
第1図(a)において、半導体基板1上に熱酸化膜など
により段差部2が形成される。その上にBPSG3など
酸化膜を形成する。次に第1図(b)において、多結晶
シリコン膜4を約1500A程度形成し、第1図(C)
においてタングステンシリサイド膜5を2500A程度
形成する。その後、第1図(d)において、タングステ
ンシリサイド膜5上より、燐をイオン注入法により注入
する。その後レジストパターンによりポリサイド配線を
形成する。
により段差部2が形成される。その上にBPSG3など
酸化膜を形成する。次に第1図(b)において、多結晶
シリコン膜4を約1500A程度形成し、第1図(C)
においてタングステンシリサイド膜5を2500A程度
形成する。その後、第1図(d)において、タングステ
ンシリサイド膜5上より、燐をイオン注入法により注入
する。その後レジストパターンによりポリサイド配線を
形成する。
なお、本実施例では、高融点金属膜をタングステンシリ
サイド膜としたが、その他の高融点金属もしくはそのシ
リコン化合物でも同様な効果が期待できる。
サイド膜としたが、その他の高融点金属もしくはそのシ
リコン化合物でも同様な効果が期待できる。
発明の効果
以上のように、本発明によれは、タングステンシリサイ
ドなどの高融点金属膜上より、不純物をイオン注入法で
注入することにより、酸化膜、他結晶シリコン膜、高融
点金属膜もしくはシリサイド膜の段差部でのオーバーハ
ングがなくなり、ドライエッチのとき、エツチング残り
が発生せず、信頼性の高いポリサイド配線を形成できる
。
ドなどの高融点金属膜上より、不純物をイオン注入法で
注入することにより、酸化膜、他結晶シリコン膜、高融
点金属膜もしくはシリサイド膜の段差部でのオーバーハ
ングがなくなり、ドライエッチのとき、エツチング残り
が発生せず、信頼性の高いポリサイド配線を形成できる
。
第1図は本発明の一実施例における半導体装置の製造方
法を示す工程断面図、第2図は従来例を説明するための
工程断面図である。 1・・・・・・半導体基板、2・・・中熱酸化膜などに
よる段差部、3・・・・・・酸化膜、4・・・・・・他
結晶シリコン膜、5・・・・・・タングステンシリサイ
ド膜、6・・・・・・燐。
法を示す工程断面図、第2図は従来例を説明するための
工程断面図である。 1・・・・・・半導体基板、2・・・中熱酸化膜などに
よる段差部、3・・・・・・酸化膜、4・・・・・・他
結晶シリコン膜、5・・・・・・タングステンシリサイ
ド膜、6・・・・・・燐。
Claims (1)
- 半導体基板上に、多結晶シリコン膜を堆積する工程と、
上記多結晶シリコン膜上に高融点金属膜もしくはそのシ
リサイド膜を堆積する工程と、上記高融点金属膜もしく
はそのシリサイド膜上から不純物をイオン注入法により
注入する工程と、ホトレジストをマスクとして前記多結
晶シリコン膜と前記高融点金属膜もしくはそのシリサイ
ド膜をエッチングする工程とをそなえたことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP745590A JPH03211836A (ja) | 1990-01-17 | 1990-01-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP745590A JPH03211836A (ja) | 1990-01-17 | 1990-01-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03211836A true JPH03211836A (ja) | 1991-09-17 |
Family
ID=11666301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP745590A Pending JPH03211836A (ja) | 1990-01-17 | 1990-01-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03211836A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100322523B1 (ko) * | 1995-02-22 | 2002-06-20 | 윤종용 | 캐핑레이어를갖는반도체장치의평탄화형성방법 |
-
1990
- 1990-01-17 JP JP745590A patent/JPH03211836A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100322523B1 (ko) * | 1995-02-22 | 2002-06-20 | 윤종용 | 캐핑레이어를갖는반도체장치의평탄화형성방법 |
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