JPS5966711A - プロセス制御装置の自己チエツク方法 - Google Patents
プロセス制御装置の自己チエツク方法Info
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- JPS5966711A JPS5966711A JP57177195A JP17719582A JPS5966711A JP S5966711 A JPS5966711 A JP S5966711A JP 57177195 A JP57177195 A JP 57177195A JP 17719582 A JP17719582 A JP 17719582A JP S5966711 A JPS5966711 A JP S5966711A
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B23/00—Testing or monitoring of control systems or parts thereof
- G05B23/02—Electric testing or monitoring
- G05B23/0205—Electric testing or monitoring by means of a monitoring system capable of detecting and responding to faults
- G05B23/0218—Electric testing or monitoring by means of a monitoring system capable of detecting and responding to faults characterised by the fault detection method dealing with either existing or incipient faults
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- Safety Devices In Control Systems (AREA)
- Selective Calling Equipment (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、複数台の主コントローラに対し、予備として
１台の副コントローラを備えるプロセス制御装置の自己
ヂエンク方法に関するものである。
１台の副コントローラを備えるプロセス制御装置の自己
ヂエンク方法に関するものである。
近来は、む台の主コントローラに対し、１台の副コント
ローラを備えるデユーブレックス方式が一般に採用され
ており、各主コントローラ−１、制御′１ｌＩＩ演算を
行なうと共に、自己へ与えられた個有の通信アドレスを
有し、これを用いて主コントローラ相互間の制御上必要
とするデータの授受を行なうものとなっている。
ローラを備えるデユーブレックス方式が一般に採用され
ており、各主コントローラ−１、制御′１ｌＩＩ演算を
行なうと共に、自己へ与えられた個有の通信アドレスを
有し、これを用いて主コントローラ相互間の制御上必要
とするデータの授受を行なうものとなっている。
また、各主コントローラおよび副コントローラは自己チ
ェンク機能を備え、各主コントローラはデータ授受機能
を含めた自己チェックを行なっているが、従来ｔ」２、
待機中の副コントローラに対しては通信用のアドレスが
与えられておらず、いずれかの主コントローラに障害を
生じたとき、障害を生じた主コントローラの通信アドレ
スを引継いだうえ、障害を生じた主コントローラの動作
を代行するものとなっていた。
ェンク機能を備え、各主コントローラはデータ授受機能
を含めた自己チェックを行なっているが、従来ｔ」２、
待機中の副コントローラに対しては通信用のアドレスが
与えられておらず、いずれかの主コントローラに障害を
生じたとき、障害を生じた主コントローラの通信アドレ
スを引継いだうえ、障害を生じた主コントローラの動作
を代行するものとなっていた。
このため、待機中の削コントローラは、自己チニック機
能を備えてはいるもの＼、データの授受機能をきめた自
己チェックが行なえず、データの授受機能に障害を生じ
た場合、これを自動的に発見することのできない欠点を
有するものとなつ・′〔いる、１ 本発明は、従来のか＼る欠点を根本的に解消する目的を
有し、１−述のプロセス制御装置において、待機中のコ
ントローラへ与える通信用の待機アドレスを設け、この
待（幾アドレス不用いてデータの授受を行ない、データ
の授受機能を含めた自己チェックを行なうものとした極
めて効果的な、プロセス制御装置の自己チェック方法を
提供するものである。
能を備えてはいるもの＼、データの授受機能をきめた自
己チェックが行なえず、データの授受機能に障害を生じ
た場合、これを自動的に発見することのできない欠点を
有するものとなつ・′〔いる、１ 本発明は、従来のか＼る欠点を根本的に解消する目的を
有し、１−述のプロセス制御装置において、待機中のコ
ントローラへ与える通信用の待機アドレスを設け、この
待（幾アドレス不用いてデータの授受を行ない、データ
の授受機能を含めた自己チェックを行なうものとした極
めて効果的な、プロセス制御装置の自己チェック方法を
提供するものである。
以下、実施例を示１図によって本発明の詳細な説明する
。
。
第１し１は全借成を示すブロック図であり、主コントロ
ーラＭＤＣ１，、Ｍｌ、）Ｃ１１、副コントローラＢＤ
Ｃおよび切替部ＳＷｘ 、 ＳＷｓ とが設けであると
共に、この例では、主コントローラＭ、ＤＣｔ 、 Ｍ
ＤＣｔの動作状態を監視し、切替部ｓｗｉ、ｓｗｓに対
して指令を与えるディレクタＤＲＴが設けてあり、各々
にはマイクロプロセッサ等のプロセッサＣＰＵｍ ｌ
、 ＣＰＵ＋１１ 。
ーラＭＤＣ１，、Ｍｌ、）Ｃ１１、副コントローラＢＤ
Ｃおよび切替部ＳＷｘ 、 ＳＷｓ とが設けであると
共に、この例では、主コントローラＭ、ＤＣｔ 、 Ｍ
ＤＣｔの動作状態を監視し、切替部ｓｗｉ、ｓｗｓに対
して指令を与えるディレクタＤＲＴが設けてあり、各々
にはマイクロプロセッサ等のプロセッサＣＰＵｍ ｌ
、 ＣＰＵ＋１１ 。
ＣＰＵｂ 、 ＣＰＵ５ ｌ 、 ＣＰＵ５９ 、 Ｃ
ＰＵｄ が備えられ、固定メモリＲＯＭｍ１ 、 ＲＯ
ＭｍＪ、 、 ＲＯＭｂ 、 ＲＯＭ５１ 、 ＲＯＭ
５ ｌ！ 、 ＲＯＭｄへ格納された命令に基づき各々
が所定の動作を実行するものとなっている。
ＰＵｄ が備えられ、固定メモリＲＯＭｍ１ 、 ＲＯ
ＭｍＪ、 、 ＲＯＭｂ 、 ＲＯＭ５１ 、 ＲＯＭ
５ ｌ！ 、 ＲＯＭｄへ格納された命令に基づき各々
が所定の動作を実行するものとなっている。
また、主コントローラＭＤＣＩ 、 ＭＤＣ２は、イン
ターフェイスＩ／Ｆｍ １ 、 Ｋ／Ｆｍ ２およびア
ナログ信号とディジタル信号との変換機能等を有する入
出力回路ｌ１０ｍ Ｌ 、 ｌ１０ｍ２を介し、プロセ
スにおける流忙汀１等のセンサＳＳＩ、ＳＳ２ の出
力を受は取ると共に、プロセスにおけるモータ弁ＭＶ
１ 、ＭＶ ２ に対する制御出力の送出全行なってお
り、センサＳ Ｓ ｉ ＋ Ｓ Ｓ ２の出力に基づく
制御演算を可変メモ’） ＲＡＭｍ＋、ＴｔＡＭｍｉに
対するデータのアクセスを行ないながら実行し、これに
基づいて制御出力の出力値を決定のうえ、これによって
プロセスに対する制御動作を行なっている。。
ターフェイスＩ／Ｆｍ １ 、 Ｋ／Ｆｍ ２およびア
ナログ信号とディジタル信号との変換機能等を有する入
出力回路ｌ１０ｍ Ｌ 、 ｌ１０ｍ２を介し、プロセ
スにおける流忙汀１等のセンサＳＳＩ、ＳＳ２ の出
力を受は取ると共に、プロセスにおけるモータ弁ＭＶ
１ 、ＭＶ ２ に対する制御出力の送出全行なってお
り、センサＳ Ｓ ｉ ＋ Ｓ Ｓ ２の出力に基づく
制御演算を可変メモ’） ＲＡＭｍ＋、ＴｔＡＭｍｉに
対するデータのアクセスを行ないながら実行し、これに
基づいて制御出力の出力値を決定のうえ、これによって
プロセスに対する制御動作を行なっている。。
なお、主コントローラＭＤＣ】、 、ＭＤＣ２には、プ
ロセンサＣＰＵｍ ｌ 、 ＣＰＵｍｚの動作を監視す
るだめのワオツチドッグタイマＷＤＴｍ Ｉ 、ＷＤＴ
ｍ ２が設けてあり、これによる監視出力と、プロセッ
サＣＰＵｍ１ 、ＣＰＵｍ１１が定期的に行なう自己篩
断の結果とを、ＯＲゲートＱｍ＋ 、Ｑｍｌｌを介し′
Ｃ切竹部ＳＷＩ 、 ＳＷ２へ送出すると共に、可変メ
モリＩｔＡＭｍ Ｉ、 ｎＡＭｍ Ｒ内の制御上必要と
するデータベースをパンツアメモリＢ）ｉ’Ｍｍｌ
。
ロセンサＣＰＵｍ ｌ 、 ＣＰＵｍｚの動作を監視す
るだめのワオツチドッグタイマＷＤＴｍ Ｉ 、ＷＤＴ
ｍ ２が設けてあり、これによる監視出力と、プロセッ
サＣＰＵｍ１ 、ＣＰＵｍ１１が定期的に行なう自己篩
断の結果とを、ＯＲゲートＱｍ＋ 、Ｑｍｌｌを介し′
Ｃ切竹部ＳＷＩ 、 ＳＷ２へ送出すると共に、可変メ
モリＩｔＡＭｍ Ｉ、 ｎＡＭｍ Ｒ内の制御上必要と
するデータベースをパンツアメモリＢ）ｉ’Ｍｍｌ
。
ＢＦＭｍｐ、を介し゛Ｃ切替部ＳＷ１，５Ｗ１１へ送出
するものとなっている。
するものとなっている。
コ（７）ｔｆｆＪｈ、主コア ） ｏ −ラＭＤＣＩ
、Ｍｌ）ＣＩ’、 オＪ： ヒ副コントローラＢｌ）Ｃ
には、伝送回路Ｓｌｔｍｔ 、 ５Ｒｒｌ 。
、Ｍｌ）ＣＩ’、 オＪ： ヒ副コントローラＢｌ）Ｃ
には、伝送回路Ｓｌｔｍｔ 、 ５Ｒｒｌ 。
ＳＲｂが設は又あり、これら金介し、伝送路りにより制
御」−：必要とするデータの授受を行なうものとなって
いる。
御」−：必要とするデータの授受を行なうものとなって
いる。
一方、切替部８Ｗ ’−ｒ ＳＷｓ は、インターフェ
イスＩ／Ｆ ｓ Ｉ 、 Ｉ／Ｆ ｓ Ｑを介してパン
ツアメモリＢＦＭｍｌ。
イスＩ／Ｆ ｓ Ｉ 、 Ｉ／Ｆ ｓ Ｑを介してパン
ツアメモリＢＦＭｍｌ。
ＢＦＭｍ ｔからデータベースを周期的に受は取り、こ
れを司変メモＩＪ ＲＡＭ５１． ＲＡＭ５２へ逐次更
新のうえ格納しており、主コントローラＭＤＣＩ 、Ｍ
ＤＣ２の障害発生に備え”Ｃいる１゜ これらに対し、副コントローラＢＤＣは、常時待機状態
にあるが、主コントローラＭＤＣ１またはＭＤＣ２の障
害発生に応じてＯＲゲー）ＧｍｌまたはＱｙｙＨから送
出される障害信号を、インターフヱ・イスＩ／Ｆ８１ま
たはＩ／Ｆｓ２を介してプロセッサＣＰＵ５１１だけＣ
Ｉ”ＵＩＩ２が受は取ったとき、インターフェイスＩ／
Ｆｓｉ ’Ｊたは工／Ｆ８Ｂおよび副コントローラＢＤ
ＣのインターフェイスＩ／Ｆｂ ｌ ヲ経て、 Ｗメモ
ＩＪ ＲＡＭ５ ＋またはＲＡＭ５２からデータベース
の転送を受け、これを自己の可変メモＩＪ ＲＡＭｂへ
格納のうえ、この内容にしたがって制御動作を開始し、
インターフェイスＩ／Ｆｂｓおよび入独力回路■／Ｑｍ
ｌ。
れを司変メモＩＪ ＲＡＭ５１． ＲＡＭ５２へ逐次更
新のうえ格納しており、主コントローラＭＤＣＩ 、Ｍ
ＤＣ２の障害発生に備え”Ｃいる１゜ これらに対し、副コントローラＢＤＣは、常時待機状態
にあるが、主コントローラＭＤＣ１またはＭＤＣ２の障
害発生に応じてＯＲゲー）ＧｍｌまたはＱｙｙＨから送
出される障害信号を、インターフヱ・イスＩ／Ｆ８１ま
たはＩ／Ｆｓ２を介してプロセッサＣＰＵ５１１だけＣ
Ｉ”ＵＩＩ２が受は取ったとき、インターフェイスＩ／
Ｆｓｉ ’Ｊたは工／Ｆ８Ｂおよび副コントローラＢＤ
ＣのインターフェイスＩ／Ｆｂ ｌ ヲ経て、 Ｗメモ
ＩＪ ＲＡＭ５ ＋またはＲＡＭ５２からデータベース
の転送を受け、これを自己の可変メモＩＪ ＲＡＭｂへ
格納のうえ、この内容にしたがって制御動作を開始し、
インターフェイスＩ／Ｆｂｓおよび入独力回路■／Ｑｍ
ｌ。
Ｉｌｏｍｚと同様の入出力回路１１０ｂを介し、センサ
８８１′！、たは８Ｓ２からの出力を受は取ると共に、
制御演算を行なって制御出力の出力値を決定し、これを
モータ弁ＭＶｔまたはＭＶｇに対して送出するものとな
っている。
８８１′！、たは８Ｓ２からの出力を受は取ると共に、
制御演算を行なって制御出力の出力値を決定し、これを
モータ弁ＭＶｔまたはＭＶｇに対して送出するものとな
っている。
このほか、ディレクタＤＲＴは、インターフェイスＩ／
Ｆ ！Ｉｌ ＋ ｉ／Ｆ Ｉ！ ’および自己のインタ
ーフェイス１／Ｆｄを介し、ＯＲゲートＧｍｌ、Ｇｒ＋
ｌからの障害信号を監視する一方、障害信号が生じたと
きには、切替部ＳＷＩまたはＳＷ２に対し、可変メモ’
） ＲＡＭ５１まだはＲＡＭ１１２内の制御上必要とす
るデータベースを副コントローラＢＩ）Ｃに対して転送
させるだめの転送指令を送出すると共に、インターフェ
イスＩ／Ｆｄを介しで切替部ＳＷｉまたはＳＷ２内のス
イツチＳａｔだはＳ２を制御し、今まで主コントローラ
ＭＤＣＩまだはＭＤ（Ｊ、の制御出力を選択していた状
態から、副コントローラＢＤＣの制御出力を選択する状
態へ切替えを行なわぜるものとなっており、これらの状
況は、逐次可変メモＩ７１（ＡＭｄへ格納さ肛、現在ど
のコントローラが制（ａｌｌ ！１ｉ＃作を実行中かの
情報が保持されるものとなっている１Ｊ なお、ディレクタＤＲＴのインターフェイスＩ／Ｆｄか
らは、各コントローラＭＤＣｘ 、ＭＤＣｓ 、 ＢＤ
Ｃの各イアター７−’ｚイ、：ｘ、 Ｉ／Ｆｍｌ 、
Ｉ／Ｆｍｓ 、 Ｉ／Ｆｂｇおよび、伝送回路ＳＲｍ
ｔ 、 ＳＲｒ＋＋ｚ 、 ＳＲｂに対し制御信号が送
出され、こＪｌによって障害発生に応する動作の停止お
よび代行１１ｉ１Ｊ作の開始が指令烙れると共に、イン
ターフェイスＩ／Ｆｄから伝送回路ＳＲｍｌ、ＳＲｍｚ
に対し、データ授受の通６ Ｉ！ｉｂ作上使周上使用コ
ントローラＭＤＣ： １ 、ＭＤＣＢ に個有の通信ア
ドレスを与える一方、伝送回路ＳＲｂに対しては、障害
を生じた主コントローラの通信アドレスを与えるものと
なっている。
Ｆ ！Ｉｌ ＋ ｉ／Ｆ Ｉ！ ’および自己のインタ
ーフェイス１／Ｆｄを介し、ＯＲゲートＧｍｌ、Ｇｒ＋
ｌからの障害信号を監視する一方、障害信号が生じたと
きには、切替部ＳＷＩまたはＳＷ２に対し、可変メモ’
） ＲＡＭ５１まだはＲＡＭ１１２内の制御上必要とす
るデータベースを副コントローラＢＩ）Ｃに対して転送
させるだめの転送指令を送出すると共に、インターフェ
イスＩ／Ｆｄを介しで切替部ＳＷｉまたはＳＷ２内のス
イツチＳａｔだはＳ２を制御し、今まで主コントローラ
ＭＤＣＩまだはＭＤ（Ｊ、の制御出力を選択していた状
態から、副コントローラＢＤＣの制御出力を選択する状
態へ切替えを行なわぜるものとなっており、これらの状
況は、逐次可変メモＩ７１（ＡＭｄへ格納さ肛、現在ど
のコントローラが制（ａｌｌ ！１ｉ＃作を実行中かの
情報が保持されるものとなっている１Ｊ なお、ディレクタＤＲＴのインターフェイスＩ／Ｆｄか
らは、各コントローラＭＤＣｘ 、ＭＤＣｓ 、 ＢＤ
Ｃの各イアター７−’ｚイ、：ｘ、 Ｉ／Ｆｍｌ 、
Ｉ／Ｆｍｓ 、 Ｉ／Ｆｂｇおよび、伝送回路ＳＲｍ
ｔ 、 ＳＲｒ＋＋ｚ 、 ＳＲｂに対し制御信号が送
出され、こＪｌによって障害発生に応する動作の停止お
よび代行１１ｉ１Ｊ作の開始が指令烙れると共に、イン
ターフェイスＩ／Ｆｄから伝送回路ＳＲｍｌ、ＳＲｍｚ
に対し、データ授受の通６ Ｉ！ｉｂ作上使周上使用コ
ントローラＭＤＣ： １ 、ＭＤＣＢ に個有の通信ア
ドレスを与える一方、伝送回路ＳＲｂに対しては、障害
を生じた主コントローラの通信アドレスを与えるものと
なっている。
第２図は、伝送回路８Ｒｍ １ 、８１ｍ２ 、 ＳＲ
ｂの詳細を示すブロック図であり、マイクロプロセッサ
等のプロセッサＣＰＵ５ｒを中心とし、固定メモリＲＯ
Ｍ５ｒ、可変メモリＲＡＭ５ ｒ 、伝送路りとのイン
ターフェイスＩ／Ｆｓｒ＋、プロセッサＣＰＵｍ１ 、
ＣＰＵｍ２ 、ＣＰＵｂとのインターフェイスＩ／Ｆｓ
ｒｇおよび、ディレクタＩ）ＲＴからの制御信号Ｃ８に
対するインターフェイスＩ／Ｆｓｒｓが周辺に配され、
これらが母線ＢＵＳによシ接続されており、ディレクタ
Ｉ）Ｉ’ｔＴからのアドレス信号ＡＤＨは、母線ＢＵＳ
へ直接与えられるものとなっており、固定メモリＲＯＭ
ｌＩｒへ格納された命令に基づき、所定のデータを可変
メモ’Ｊ ＲＡＭ１１ｒヘアクセスしながらプロセッサ
ＣＰＴＪｓｒが通信動作を行なうものとなっている。
ｂの詳細を示すブロック図であり、マイクロプロセッサ
等のプロセッサＣＰＵ５ｒを中心とし、固定メモリＲＯ
Ｍ５ｒ、可変メモリＲＡＭ５ ｒ 、伝送路りとのイン
ターフェイスＩ／Ｆｓｒ＋、プロセッサＣＰＵｍ１ 、
ＣＰＵｍ２ 、ＣＰＵｂとのインターフェイスＩ／Ｆｓ
ｒｇおよび、ディレクタＩ）ＲＴからの制御信号Ｃ８に
対するインターフェイスＩ／Ｆｓｒｓが周辺に配され、
これらが母線ＢＵＳによシ接続されており、ディレクタ
Ｉ）Ｉ’ｔＴからのアドレス信号ＡＤＨは、母線ＢＵＳ
へ直接与えられるものとなっており、固定メモリＲＯＭ
ｌＩｒへ格納された命令に基づき、所定のデータを可変
メモ’Ｊ ＲＡＭ１１ｒヘアクセスしながらプロセッサ
ＣＰＴＪｓｒが通信動作を行なうものとなっている。
また、主コントローラＭＬ）ＣＩ、■）Ｃ２の伝送回路
ＳＲｍｌ、５Ｒｎｌにおいては、制御イを号Ｃ８により
制御動作を指令されるとき、プロセッサＣＰＵ５ｒ力ず
ドレス信号ＡＤＲにより与えられた通信アドレスを可変
メモ！ＪＲＡＭ＋＋ｒへ格納し、これを用いて通信動作
を行ナイ、ブロセンリ゛ＣＰｔ１ｍ ｌ 、 ＣＰＵｍ
２側からのデータを所定のフォーマットとしたうえ伝送
路りへ送信する一方、伝送路りから受信したデータを解
読のうえ、プロセラ・すＣＰＩＪｍｔ 、ＣＰＵ＋ｎ２
仰ト送出するものとなつ−Ｃおり、障害の発生に応じて
制御（ｉＪ号Ｃ８により待機中を指令されているときに
は、固定メモリＲＯＭ５ ｒへ格納されている待機アド
レスを用い未前述と同様の通信動作を行なうものとなっ
ている。
ＳＲｍｌ、５Ｒｎｌにおいては、制御イを号Ｃ８により
制御動作を指令されるとき、プロセッサＣＰＵ５ｒ力ず
ドレス信号ＡＤＲにより与えられた通信アドレスを可変
メモ！ＪＲＡＭ＋＋ｒへ格納し、これを用いて通信動作
を行ナイ、ブロセンリ゛ＣＰｔ１ｍ ｌ 、 ＣＰＵｍ
２側からのデータを所定のフォーマットとしたうえ伝送
路りへ送信する一方、伝送路りから受信したデータを解
読のうえ、プロセラ・すＣＰＩＪｍｔ 、ＣＰＵ＋ｎ２
仰ト送出するものとなつ−Ｃおり、障害の発生に応じて
制御（ｉＪ号Ｃ８により待機中を指令されているときに
は、固定メモリＲＯＭ５ ｒへ格納されている待機アド
レスを用い未前述と同様の通信動作を行なうものとなっ
ている。
これに対し、副；１ントローラＢＤＣの伝送回路５ｒｈ
ｂにおいては、制イ１１ｉ１４Ｍ−号Ｃ８により待機中
を指令されているとき、固定メモリＲＯＭ５ｒへ格納さ
れている待機アドレスを用いて通信動作を行なう一方、
いずれかの主コントローラに障害を生じ、市１１１ｔＬ
（ｔｔ号Ｃ８により代行動作を指令され＼ば、アドレス
信号ＡＩ）Ｈにより与えられる障害を生じた主コントロ
ーラの通信アドレスを可変メモリｌＡＭａｒへ格納のう
え、これを用いて通信動作を行なうものとなっている。
ｂにおいては、制イ１１ｉ１４Ｍ−号Ｃ８により待機中
を指令されているとき、固定メモリＲＯＭ５ｒへ格納さ
れている待機アドレスを用いて通信動作を行なう一方、
いずれかの主コントローラに障害を生じ、市１１１ｔＬ
（ｔｔ号Ｃ８により代行動作を指令され＼ば、アドレス
信号ＡＩ）Ｈにより与えられる障害を生じた主コントロ
ーラの通信アドレスを可変メモリｌＡＭａｒへ格納のう
え、これを用いて通信動作を行なうものとなっている。
なお、通信アドレスおよび待機アドレスは、通信に使用
する信号のフォーマット上、受信先と送信先とを示すた
めに使用される。
する信号のフォーマット上、受信先と送信先とを示すた
めに使用される。
このため、主コントローラＭＤＣ】、 ＭＤＣＢが正常
な場合は、伝送回路ＳＲｍｔ、ＳＲｍｐ、のデータ授受
−ヒを含めた自己チェックが行なわれる一方、副コント
ローラＢＴ）Ｃにおいては、待機アドレスを用いたうえ
、伝送回路ＳＲｂのデータ授受機能を含めた自己チェッ
クを行なうことが可能となる。
な場合は、伝送回路ＳＲｍｔ、ＳＲｍｐ、のデータ授受
−ヒを含めた自己チェックが行なわれる一方、副コント
ローラＢＴ）Ｃにおいては、待機アドレスを用いたうえ
、伝送回路ＳＲｂのデータ授受機能を含めた自己チェッ
クを行なうことが可能となる。
また、障害を生じた主コントローラにおいては、待機ア
ドレスを用いたうえ、データ授受機能を含めた自己チェ
ックが行なわれるものとなり、全機能に対する障害回復
の発見が可能となり、副コントローラＢＤＣによる代行
動作を停止させ、初期状態へ復旧する動作が確実に行な
われるものとなる。
ドレスを用いたうえ、データ授受機能を含めた自己チェ
ックが行なわれるものとなり、全機能に対する障害回復
の発見が可能となり、副コントローラＢＤＣによる代行
動作を停止させ、初期状態へ復旧する動作が確実に行な
われるものとなる。
たｙし、主コントローラＭＤＣ１，ＭＤＣ２の伝送回路
ＳＲｍ１． 、８１ｍ２においては、自己の通信アドレ
スを固定メモ’） ＲＯＭ５ｒへ格納しておき、待機ア
ドレスをアドレス信号ＡＤＨにより与えられるものとじ
てもよく、あるいは、待機アドレスと通信アドレスとの
双方がアドレス信号ＡＤＲにより状況に応じて与えられ
るものとしても同様であり、副コントローラ１３１３Ｃ
の伝送回路５ｘｔｂにおいては、待機アドレスを固定メ
モリＲＯＭ５ ｒへ格納せず、待機アドレスと通信アド
レスとが状況に応じてアドレス信号ＡＩ）ＲＫより与え
らノ１．るものとしてもよい。
ＳＲｍ１． 、８１ｍ２においては、自己の通信アドレ
スを固定メモ’） ＲＯＭ５ｒへ格納しておき、待機ア
ドレスをアドレス信号ＡＤＨにより与えられるものとじ
てもよく、あるいは、待機アドレスと通信アドレスとの
双方がアドレス信号ＡＤＲにより状況に応じて与えられ
るものとしても同様であり、副コントローラ１３１３Ｃ
の伝送回路５ｘｔｂにおいては、待機アドレスを固定メ
モリＲＯＭ５ ｒへ格納せず、待機アドレスと通信アド
レスとが状況に応じてアドレス信号ＡＩ）ＲＫより与え
らノ１．るものとしてもよい。
なお、プロセッサＣＰＵ５ｒ、固定メモリＲＯＭ５ ｒ
、可変メモリＲＡＭ５ ｒ等の機能を、プロセッサＣＰ
ＵＩＴＩＩ。
、可変メモリＲＡＭ５ ｒ等の機能を、プロセッサＣＰ
ＵＩＴＩＩ。
ＣＰＵｍ２ 、 ＣＰＵｂ、固定メモリＲＯＭ＋ｎ ｒ
、 ＲＯＭｒｎ ２ 、 ＲＯＭ＋）、可変メモリＲ
Ａ！ｖｉｍ １ 、 ｉｔＡＭｎｔ ２ 、 ＲＡＭ
８ ヘ統合しても同様であり、ディレクタ１）ＲＴの機
能を切替部ＳＷ１． 。
、 ＲＯＭｒｎ ２ 、 ＲＯＭ＋）、可変メモリＲ
Ａ！ｖｉｍ １ 、 ｉｔＡＭｎｔ ２ 、 ＲＡＭ
８ ヘ統合しても同様であり、ディレクタ１）ＲＴの機
能を切替部ＳＷ１． 。
ＳＷ２へ付与することもでき為等、本発明は種々の変形
が自在である。
が自在である。
以上の説明により明らかなとおり本発明によれば、待機
中のコントローラにおいても、データの授受機能を含め
た自己チェックが自在となり、データ授受機能の障害発
見が可能となるため、コントローラの相互間においてデ
ータの授受を行なう各種のプロセス制硝１装置において
顕著な効果が得られる。
中のコントローラにおいても、データの授受機能を含め
た自己チェックが自在となり、データ授受機能の障害発
見が可能となるため、コントローラの相互間においてデ
ータの授受を行なう各種のプロセス制硝１装置において
顕著な効果が得られる。
図は本発明の実施例を示し、第１図は全構成のブロック
図、第２図は伝送回路のブロック図である。 Ｍｌ）Ｃ１，ＭＤＣ２・・・・主コントローラ、ＢＤＣ
・ ・・・副コントローラ、ＳＷｌ、ＳＷ２・・・・切
替部、ＳＲｍｘ 、ＳＲｍ２ 、ＳＲｂ ・・・・伝送
回路、ＣＰＵ５ｒ −−・・プロセッサ、ＲＯＭａｒ・
・・・固定メモリ、ＲＡＭ５ｒ・・・・可変メモリ、Ｉ
／Ｆｓｒｌ ｌ Ｉ／Ｆｓｒ２ 。 Ｉ／Ｆｓｒ＋＋ ・・・・インターフェイス、Ｌ・・
・・伝送路、ＣＳ ・・・・制御信号、ＡＤＲ・・・
・アドレス信号、。
図、第２図は伝送回路のブロック図である。 Ｍｌ）Ｃ１，ＭＤＣ２・・・・主コントローラ、ＢＤＣ
・ ・・・副コントローラ、ＳＷｌ、ＳＷ２・・・・切
替部、ＳＲｍｘ 、ＳＲｍ２ 、ＳＲｂ ・・・・伝送
回路、ＣＰＵ５ｒ −−・・プロセッサ、ＲＯＭａｒ・
・・・固定メモリ、ＲＡＭ５ｒ・・・・可変メモリ、Ｉ
／Ｆｓｒｌ ｌ Ｉ／Ｆｓｒ２ 。 Ｉ／Ｆｓｒ＋＋ ・・・・インターフェイス、Ｌ・・
・・伝送路、ＣＳ ・・・・制御信号、ＡＤＲ・・・
・アドレス信号、。
Claims (1)
- 制御演算を行ないかつ自己ヘー／ｊえられだ個有の通信
アドレスを用い相互間において制御上のデータ授受を行
なう複数の主コントローラと、該名主コントローラから
データベースの転送を受けるメモリを備え前記各主コン
トローラと対応して設けられた切替部と、前記名主コン
トローラのいずれかに障害を生じたときこれと対応する
前記切替部から前記データベースの転送を受は障害を生
じた前記主コントローラの動作を代行する副コントロー
ラとからなるプロセス制ｒ１１１装置において、待機中
のコントローラへ、りえる通イｄ用の待機アドレスを設
け、該待機ア１゛レスを用いて前記データの授受を行な
い、該データの授受機能を含めた自己チェックを行なう
ものとしたことを特徴とするプロセス制御装置の自己チ
ェック方法、。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57177195A JPS5966711A (ja) | 1982-10-08 | 1982-10-08 | プロセス制御装置の自己チエツク方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57177195A JPS5966711A (ja) | 1982-10-08 | 1982-10-08 | プロセス制御装置の自己チエツク方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5966711A true JPS5966711A (ja) | 1984-04-16 |
| JPH0155638B2 JPH0155638B2 (ja) | 1989-11-27 |
Family
ID=16026837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57177195A Granted JPS5966711A (ja) | 1982-10-08 | 1982-10-08 | プロセス制御装置の自己チエツク方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5966711A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02143601U (ja) * | 1989-04-28 | 1990-12-05 |
-
1982
- 1982-10-08 JP JP57177195A patent/JPS5966711A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02143601U (ja) * | 1989-04-28 | 1990-12-05 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0155638B2 (ja) | 1989-11-27 |
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