JPS5975721A - 信号入力回路およびその制御方法 - Google Patents
信号入力回路およびその制御方法Info
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- JPS5975721A JPS5975721A JP57187278A JP18727882A JPS5975721A JP S5975721 A JPS5975721 A JP S5975721A JP 57187278 A JP57187278 A JP 57187278A JP 18727882 A JP18727882 A JP 18727882A JP S5975721 A JPS5975721 A JP S5975721A
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体集積回路により構成されろディジタル信
号入力回路に関し、特にＭＯＳメモリ集積〔発明の技術
的背景〕 上記のような信号入力回路として従来から用いられてい
るものとして第１図に示すものがある。
号入力回路に関し、特にＭＯＳメモリ集積〔発明の技術
的背景〕 上記のような信号入力回路として従来から用いられてい
るものとして第１図に示すものがある。
この信号入力回路は、信号入力段にＮ、ＯＲゲートを用
い、イネーブル制御信号としてディセーブル状態で高レ
ベルとなるものＣＥを用いろもので、ディセーブル状態
のとき、ＮＯＲゲートの出力が低レベルにクランプされ
るため、これにより入力段ゲートの電源ｖｏ０と接地電
位Ｎ８間の電流パスを通断する。
い、イネーブル制御信号としてディセーブル状態で高レ
ベルとなるものＣＥを用いろもので、ディセーブル状態
のとき、ＮＯＲゲートの出力が低レベルにクランプされ
るため、これにより入力段ゲートの電源ｖｏ０と接地電
位Ｎ８間の電流パスを通断する。
しかしながら、イネーブル制御信号Ｇが高レベル（即ち
ディセーブル状態）になることによりＮＯＲゲートの出
力（ノードＡ）が低レベルに変化し、信号入力が高レベ
ルになったのと同じ信号が２内部回路に伝搬するーこの
ため、それによる電力消費が内部回路に発生する。また
２その後イネーブル制御信号ＣＥが低レベル（イネーブ
ル状！Ｆりに復帰した時の、入力信号の内部回路への伝
搬遅延時間は、入力信号の変化時と同じだけを要する。
ディセーブル状態）になることによりＮＯＲゲートの出
力（ノードＡ）が低レベルに変化し、信号入力が高レベ
ルになったのと同じ信号が２内部回路に伝搬するーこの
ため、それによる電力消費が内部回路に発生する。また
２その後イネーブル制御信号ＣＥが低レベル（イネーブ
ル状！Ｆりに復帰した時の、入力信号の内部回路への伝
搬遅延時間は、入力信号の変化時と同じだけを要する。
さらに、チップ入力制御信号から・イネーブル制御信号
が形成されて第１図の入力ゲート回路に到達するまでの
遅延時間を含めると制御信号の変化によって内部回路を
アクセスする場合のアクセス時間は信号入力が変化しな
いにも拘らず、信号入力変化時に比べて大幅に遅れるこ
とになる。また。
が形成されて第１図の入力ゲート回路に到達するまでの
遅延時間を含めると制御信号の変化によって内部回路を
アクセスする場合のアクセス時間は信号入力が変化しな
いにも拘らず、信号入力変化時に比べて大幅に遅れるこ
とになる。また。
イネーブル制御信号の低レベルの復帰により、入力段か
ら内部回路までの各ゲートに変化が起こるので多大な′
電力消費が発生するー 〔発明の目的〕 本発明の目的は、′電力消費が小さく、またアクセス時
間が短い信号入力回路およびその制御方法を提供するこ
とにある。
ら内部回路までの各ゲートに変化が起こるので多大な′
電力消費が発生するー 〔発明の目的〕 本発明の目的は、′電力消費が小さく、またアクセス時
間が短い信号入力回路およびその制御方法を提供するこ
とにある。
本発明の信号入力回路は、入力信号とイネーブル制御信
号とを入力とし２イネ一ブル制例信号がイネーブル状態
の時に入力信号を出力し、イネーブル制御１１１信号が
ディセーブル状態の時に出力インピーダンスが高い入力
ゲート回路と、入力ゲート回路の出力とイネーブル制御
信号とを入力とし、イネーブル制御信号がディセーブル
状態に変化するｉＭ前の入力ゲート回路の出力の状態を
、ディセーブル状態の間保持し、イネーブル制御１１号
がイネーブル状態の時に出力インピーダンスが高い保持
回路とを備えたものである。
号とを入力とし２イネ一ブル制例信号がイネーブル状態
の時に入力信号を出力し、イネーブル制御１１１信号が
ディセーブル状態の時に出力インピーダンスが高い入力
ゲート回路と、入力ゲート回路の出力とイネーブル制御
信号とを入力とし、イネーブル制御信号がディセーブル
状態に変化するｉＭ前の入力ゲート回路の出力の状態を
、ディセーブル状態の間保持し、イネーブル制御１１号
がイネーブル状態の時に出力インピーダンスが高い保持
回路とを備えたものである。
第２図は本発明の一実施例を示したものである０この実
施例の信号入力回路は、入力ゲート回路１と保持回路２
とを備えている。これらの回路には制御１回路３よりイ
ネーブル制御信号Ｃ勅；供給されている。この実施例で
は、イネーブル状態の時低レベルにあり、ディセーブル
状態の時高レベルにある制御信号が用いられている。入
力ゲート回路１および保持回路２はそれぞれＭＯＳＦＥ
Ｔ （以下単にトランジスタという） ＰＩ〜Ｐ７およ
びＮ１〜Ｎフな図示のように接続して成るものである。
施例の信号入力回路は、入力ゲート回路１と保持回路２
とを備えている。これらの回路には制御１回路３よりイ
ネーブル制御信号Ｃ勅；供給されている。この実施例で
は、イネーブル状態の時低レベルにあり、ディセーブル
状態の時高レベルにある制御信号が用いられている。入
力ゲート回路１および保持回路２はそれぞれＭＯＳＦＥ
Ｔ （以下単にトランジスタという） ＰＩ〜Ｐ７およ
びＮ１〜Ｎフな図示のように接続して成るものである。
尚Ｐ１〜Ｐ７はＰチャンネルトランジスタを、Ｎ１〜Ｎ
７＆−１Ｎチヤン′ネルトランジスタを示す。
７＆−１Ｎチヤン′ネルトランジスタを示す。
入力ゲート回路ｌｉｄ、入力信号１と制御信号面とに対
しＮＯＲゲートとして作用する第１段ゲート１１と筆１
段ゲートの出力（ノード１３）を入力とするインバータ
（Ｐ４．Ｎ３）およびインバータの一方のトランジス
タＰ４と同じチャンネル型のトランジスタであって該一
方のトラ゛′ンジスタＰ４側に直列接続されたトランジ
スタＰ３から成る第２段ゲート１２とを有する。トラン
ジスタＰ３は、ゲートに制御信号ＣＦが与えられ、ディ
セーブル状態のときオフになる。インバータ（Ｐ４．Ｎ
３）の出力（ノード１４）は入力ゲート回路１の出力と
して内部回路４に与えられる。
しＮＯＲゲートとして作用する第１段ゲート１１と筆１
段ゲートの出力（ノード１３）を入力とするインバータ
（Ｐ４．Ｎ３）およびインバータの一方のトランジス
タＰ４と同じチャンネル型のトランジスタであって該一
方のトラ゛′ンジスタＰ４側に直列接続されたトランジ
スタＰ３から成る第２段ゲート１２とを有する。トラン
ジスタＰ３は、ゲートに制御信号ＣＦが与えられ、ディ
セーブル状態のときオフになる。インバータ（Ｐ４．Ｎ
３）の出力（ノード１４）は入力ゲート回路１の出力と
して内部回路４に与えられる。
保持回路２は、入力ゲート、回路１の出力と制御信号Ｃ
Ｅに対してＮＡＮＤゲートとして作用する第１段ゲート
２１と、第１段ゲート２１の出力（ノードハ）を入力と
するインバータ （Ｐｌ、Ｎ６）およびインバータの一
方のトランジスタＮ６と同一のチャンネル型を有し、該
一方のトランジスタＮ６側に直列接続されたトランジス
タＮ７から成る第２段ゲート２２とを有する。トランジ
スタＮ７は。
Ｅに対してＮＡＮＤゲートとして作用する第１段ゲート
２１と、第１段ゲート２１の出力（ノードハ）を入力と
するインバータ （Ｐｌ、Ｎ６）およびインバータの一
方のトランジスタＮ６と同一のチャンネル型を有し、該
一方のトランジスタＮ６側に直列接続されたトランジス
タＮ７から成る第２段ゲート２２とを有する。トランジ
スタＮ７は。
ゲートに制御信号ＣＥが与えられ、イネーブル状；態の
時オフになる。インバータ（Ｐｌ、Ｎ６）の出力は、ノ
ード１４に接続されている。
時オフになる。インバータ（Ｐｌ、Ｎ６）の出力は、ノ
ード１４に接続されている。
制御信号ヘエイネーブル状態即ち低レベルの時は、入力
ゲート回路１のＰｌ、Ｐ３がオンとなり、Ｎ２がオフと
なり、第１段デー）１１は入力信号ｌに対するインバー
タとして作用する。また、第２段デー）１２のインバー
タ（Ｐ４．Ｐ３）は、第１段ゲート１１の出力（ノード
１３）を反転して出力すろ。一方、保持回路２のＮ５．
Ｎ７はオフとなり、Ｐ５がオンとなるので、第２段ゲー
ト２２の出力インピーダンスは高く／、ｃろ。この結果
、入力ゲート回路１の出力が内部回路４に与えられろ。
ゲート回路１のＰｌ、Ｐ３がオンとなり、Ｎ２がオフと
なり、第１段デー）１１は入力信号ｌに対するインバー
タとして作用する。また、第２段デー）１２のインバー
タ（Ｐ４．Ｐ３）は、第１段ゲート１１の出力（ノード
１３）を反転して出力すろ。一方、保持回路２のＮ５．
Ｎ７はオフとなり、Ｐ５がオンとなるので、第２段ゲー
ト２２の出力インピーダンスは高く／、ｃろ。この結果
、入力ゲート回路１の出力が内部回路４に与えられろ。
制御信号ロ弥ディセーブル状態即ち高レベルに変ると、
保持回路２ＯＮ５．Ｎ７がオンとなり、Ｐ５がオフとな
る。この結果、第１段ゲート２１は。
保持回路２ＯＮ５．Ｎ７がオンとなり、Ｐ５がオフとな
る。この結果、第１段ゲート２１は。
入力ゲート回路１の出力に対するインバータとして作用
する。また、第２段ゲート２２のインバータ（Ｐ７．Ｎ
６）は第１段ゲート２１の出力を反転して、ノード１４
に還元する。一方、入力ゲート回路１のＰＩ、Ｐ３はオ
フとなり、第２段ゲート１２の出力インピーダンスは高
くなろ。この結果、保持回路２ば、制御信号ＣＦがディ
セーフ６ル状態に変る直前の入力ゲート回路１の出力を
保持する。この保持作用は、制御信号が次にイネーブル
状態になる笠で続く。このように２人力ゲート回路１の
出力即ち内部回路４０入力が一定のレベルに保たれるの
で、電力消費が殆んどなくなり、入力信号と同じレベル
の信号が内部回路４の入力ノード１４に保持されている
ためアクセス時間が短縮されろ０第３図は本発明の他の
実施例を示したものである。この実施例は、イネーブル
状！用の時高レベルになり、ディセーブル状態の時低レ
ベルとｔＣろ制御信号ＣＥによって制御されろもので、
人力ゲート回路１および保持回路２はそれぞれトランジ
スタＰ１１〜Ｐ １７ 、 Ｎｉｌ 、 Ｎ１７を図示
のように接続して成るものである。
する。また、第２段ゲート２２のインバータ（Ｐ７．Ｎ
６）は第１段ゲート２１の出力を反転して、ノード１４
に還元する。一方、入力ゲート回路１のＰＩ、Ｐ３はオ
フとなり、第２段ゲート１２の出力インピーダンスは高
くなろ。この結果、保持回路２ば、制御信号ＣＦがディ
セーフ６ル状態に変る直前の入力ゲート回路１の出力を
保持する。この保持作用は、制御信号が次にイネーブル
状態になる笠で続く。このように２人力ゲート回路１の
出力即ち内部回路４０入力が一定のレベルに保たれるの
で、電力消費が殆んどなくなり、入力信号と同じレベル
の信号が内部回路４の入力ノード１４に保持されている
ためアクセス時間が短縮されろ０第３図は本発明の他の
実施例を示したものである。この実施例は、イネーブル
状！用の時高レベルになり、ディセーブル状態の時低レ
ベルとｔＣろ制御信号ＣＥによって制御されろもので、
人力ゲート回路１および保持回路２はそれぞれトランジ
スタＰ１１〜Ｐ １７ 、 Ｎｉｌ 、 Ｎ１７を図示
のように接続して成るものである。
この実施例の入力ゲート回路１も、第１段ゲート１１と
第２段ゲート１２とを有するものであるが、第１段ゲー
ト１１は入力信号ｉと制御信号ＣＥとに対してＮ Ａ
Ｎ Ｄゲートとして作用するもので、一方策２段ゲート
１２は第１段ゲート】１の出力（ノード１３）を入力と
するインバータ （Ｐ １３ 、 Ｎ 、１３）と、該
インバータの一方のトランジスタＮ１３と同じチャンネ
ル型のトランジスタであって、該一方のトランジスタＮ
１３側に直列に接続されたトランジスタＮ１４から成る
ものである。トランジスタＮ１４ば、ゲートに制御信号
ＣＦが与えられ、ディセーブル状態のときオフになる。
第２段ゲート１２とを有するものであるが、第１段ゲー
ト１１は入力信号ｉと制御信号ＣＥとに対してＮ Ａ
Ｎ Ｄゲートとして作用するもので、一方策２段ゲート
１２は第１段ゲート】１の出力（ノード１３）を入力と
するインバータ （Ｐ １３ 、 Ｎ 、１３）と、該
インバータの一方のトランジスタＮ１３と同じチャンネ
ル型のトランジスタであって、該一方のトランジスタＮ
１３側に直列に接続されたトランジスタＮ１４から成る
ものである。トランジスタＮ１４ば、ゲートに制御信号
ＣＦが与えられ、ディセーブル状態のときオフになる。
保持回路２も、第１段ゲート２１と第２段ゲート２２と
を有するものであるが、第１段ゲート２１は入力ゲート
回路１の出力と制御信号ＣＦに対してＮＯＲゲートとし
て作用するもので、一方策２段ゲート２２は第１段ゲー
ト２１の出力（ツートム）を入力とするインバータ （
ＰＩ７． Ｎ１７） ト、該インバータの一方のトラ
ンジスタＰ１７と同一のチャンネル型を有し、該一方の
トランジスタＰ１７１１に直列接続されたトランジスタ
Ｐ１６から成る。トランジスタＰ １．６は、ゲートに
制御信号ＣＥが与えられ、イネーブル状態のときオフに
なる。
を有するものであるが、第１段ゲート２１は入力ゲート
回路１の出力と制御信号ＣＦに対してＮＯＲゲートとし
て作用するもので、一方策２段ゲート２２は第１段ゲー
ト２１の出力（ツートム）を入力とするインバータ （
ＰＩ７． Ｎ１７） ト、該インバータの一方のトラ
ンジスタＰ１７と同一のチャンネル型を有し、該一方の
トランジスタＰ１７１１に直列接続されたトランジスタ
Ｐ１６から成る。トランジスタＰ １．６は、ゲートに
制御信号ＣＥが与えられ、イネーブル状態のときオフに
なる。
第３図の実施例の入力信号回路の動作１ｌ−ｊ：第２図
の実施例のものと略同様である。
の実施例のものと略同様である。
第４図は本発明の他の実施例を示すものである。
この実施例にあっては、制御回路３として、第５図に示
すように、第１、の制御信号ＣＥａのほか。
すように、第１、の制御信号ＣＥａのほか。
第１の制御信号ＣＥａよりも若干早くディセーブル状態
に変り、若干遅くイネーブル状態に変る第２の制御信号
ＣＥｂを発生するものが用いられている。
に変り、若干遅くイネーブル状態に変る第２の制御信号
ＣＥｂを発生するものが用いられている。
そして第１の制御信号ＣＦＡｔは、人力ゲート回路１の
第１段ゲート】１と、保持回路２の第２段ゲート２２の
トランジスタＮ７に与えられろ。一方、第２の制御信号
ＣＥｂは保持回路の第１段ゲート２１と入力ゲート回路
１の第２段デー）１２のトランジスタＰ３に与えられろ
。
第１段ゲート】１と、保持回路２の第２段ゲート２２の
トランジスタＮ７に与えられろ。一方、第２の制御信号
ＣＥｂは保持回路の第１段ゲート２１と入力ゲート回路
１の第２段デー）１２のトランジスタＰ３に与えられろ
。
回路構成の他の面および回路の動作は第２図の実施例と
略同様であるが、次の点で異なる。
略同様であるが、次の点で異なる。
即ち、第２図の実施例の場合には、
（ａ） 入力信号が高レベルで、制御信号がイネーブ
ル状態からディセーブル状態に変ったとき、Ｎ６゜Ｎ７
の貫通によって、（本来高レベルを維持すべき）ノード
１４のレベルが一時的に低レベルに落ちろ現象、さらに
は低レベルに落ちた状態を保持回路２が保持してし１う
現象や、 （ｂ） 入力信号が低レベルで、制御信号がディセー
ブル状態からイネーブル状態に変ったとき、Ｐ３゜Ｐ４
の貫通によって（本来低レベルに維持すべき）ノード１
４のレベルが一時的に高レベルに持上がる現象 が起、こりかねないが、第４図の実施例によれば、制御
信号ＣＥｂの立上りがＣＥａより早いので、上記（Ａ）
の現象が回避され、制御信号ＣＥｂの立下りがＣＥ ａ
より遅いので上記（ｂ）の現象が回避される。
ル状態からディセーブル状態に変ったとき、Ｎ６゜Ｎ７
の貫通によって、（本来高レベルを維持すべき）ノード
１４のレベルが一時的に低レベルに落ちろ現象、さらに
は低レベルに落ちた状態を保持回路２が保持してし１う
現象や、 （ｂ） 入力信号が低レベルで、制御信号がディセー
ブル状態からイネーブル状態に変ったとき、Ｐ３゜Ｐ４
の貫通によって（本来低レベルに維持すべき）ノード１
４のレベルが一時的に高レベルに持上がる現象 が起、こりかねないが、第４図の実施例によれば、制御
信号ＣＥｂの立上りがＣＥａより早いので、上記（Ａ）
の現象が回避され、制御信号ＣＥｂの立下りがＣＥ ａ
より遅いので上記（ｂ）の現象が回避される。
このように、制御信号の切換時に、内部回路への入力端
子のレベルが一定値に保たれるので、消費電力の減少お
よびアクセス時間の短縮という点で一層確実となる。
子のレベルが一定値に保たれるので、消費電力の減少お
よびアクセス時間の短縮という点で一層確実となる。
以上のように本発明によれば、制御信号がイネーブル状
態からディセーブル状態に切換るとき、およびその逆に
ディセーブル状態がらイネーブル状態に切換るとき内部
回路への入力信号のレベル変化がないため、従来の回路
に比べて消費甫１カ、アクセス時間の点で良好な回路が
得られろ。
態からディセーブル状態に切換るとき、およびその逆に
ディセーブル状態がらイネーブル状態に切換るとき内部
回路への入力信号のレベル変化がないため、従来の回路
に比べて消費甫１カ、アクセス時間の点で良好な回路が
得られろ。
第１図は従来の信号入力回路を示す概略図、第２図乃至
第４図は本発明の異なる実施例を示す回路図、第５図は
第４図の実施例で用いられる制御信号を示す図である。 ■・・・入力ゲート回路、２・・・保持回路、３・・・
制御回路、４・・・内部回路、１１．２１・・・第１段
ゲート、１２．２２・・・第２段ゲート、 （Ｐ４．Ｎ
３）、 （Ｐ７゜Ｎ６）、 （Ｐｌ、３．Ｎ１．３
）、 （Ｐｌ７．Ｎ］、７） ・・・インバータ、Ｃ
Ｆ、 ＣＥ 、 ＣＥａ 、 Ｔ５Ｗ ”・イネーブル
制御信号。
第４図は本発明の異なる実施例を示す回路図、第５図は
第４図の実施例で用いられる制御信号を示す図である。 ■・・・入力ゲート回路、２・・・保持回路、３・・・
制御回路、４・・・内部回路、１１．２１・・・第１段
ゲート、１２．２２・・・第２段ゲート、 （Ｐ４．Ｎ
３）、 （Ｐ７゜Ｎ６）、 （Ｐｌ、３．Ｎ１．３
）、 （Ｐｌ７．Ｎ］、７） ・・・インバータ、Ｃ
Ｆ、 ＣＥ 、 ＣＥａ 、 Ｔ５Ｗ ”・イネーブル
制御信号。
Claims (1)
- 【特許請求の範囲】 １、イネーブル制御信号によって制御される噸回路で構
成される信号入力回路において、イネーブル制御信号が
ディセーブル状態の時に電源と接地電位の間の電流バス
を遮断する入力ゲート回路と、イネーブル制御信号がデ
ィセーブル状態の時に、ディセーブル状態に変る直前の
入力ゲート回路の出力状態を保持する保持回路とを備え
た信号入力回路。 ２、特許請求の範囲第１項記載の回路において、前記入
力ゲート回路は、入力信号とイネーブル制御信号とを入
力とする第１段ゲートと、互いに異なるチャンネル型の
第１および第２のトランジスタを直列接続して成り前記
第１段ゲートの出力を入力とし、出力端子が入力ゲート
回路の出力端子を構成するインバータおよび該インバー
タの第１のトランジスタに直列接続され、該第１のトラ
ンジスタと同一のチャンネル型を有し、イネーブル制御
信号がイネーブル状態の時に導通する第３のトランジス
タを有する第２段ゲートとを備え、イネーブル制御信号
がイネーブル状態の時に前記第１段ゲートは入力信号に
対するインバータとして作用し、イネーブル制御信号が
ディセーブル状態の時に、前記第１段ゲートに前記第２
のトランジスタを遮断する信号を発生し、前記保持回路
は前記入力ゲート回路の出力とイネーブル制御信号とを
入力とする第１段ゲートと、互いに異なるチャ〉′ネル
型の第１および第２のトランジスタを直夕１）接続して
成り、前記第１段ゲートの出力を入力とし、・１出力端
子が前記入力ゲート回路の出力端子に接続されているイ
ンバータおよび該インバータの第１のトランジスタに直
列接続され、該第１のトランジスタと同一のチャンネル
型を有し、イネーブル制御信号をゲートに受け、イネー
ブル制御信号がディセーブル状態の時に導通する第３の
トランジスタを有する第２段ゲートとを備え、イネーブ
ル制御信号がディセーブル状態の時に、前記第１段ゲー
トは前記入力ゲート回路の出力に対するインバータとし
て作用し、イネーブル制御信号がイネーブルの状態の時
に、前記第１段ゲートは前記インバータの前記第２のト
ランジスタを遮断する信号を発生する信号入力回路。 ３、イネーブル制御信号によって制御されるＣＭＯ８回
路で構成されろ信号入力回路において、イネーブル制御
信号がディセーブル状態の時に電源と接地電位の間の電
流バスを遮断する入力ゲート回路と、イネーブル制御信
号がディセーブル状態の時に、ディセーブル状態に変る
直前の入力ゲート回路の出力状態を保持する保持回路と
を備え、前記入力ゲート回路は、入力信号とイネーブル
制御信号とを入力する第１段ゲートと。 互いに異なるチャンネル型の第１および第２のトランジ
スタを直列接続して成り前記第１段ゲートの出力を入力
とじ２出力端子が入力ゲート回路の出力端子を構成する
インバータおよび該インバータの第１のトランジスタに
直列接続され、該第１のトランジスタと同一のチャンネ
ル型を有し、イネーブル制御信号をゲートに受け。 イネーブル制御信号がイネーブル状態の時に導通する第
３のトランジスタを有する第２段ゲートとを備え、イネ
ーブル制千卸信号がイネーブル状態の時に、前記第１段
ゲートは入力信号に対ずろインバータとして作用し、イ
ネーブル制御信号がディセーブル状態の時に２＠記第１
段ゲートは前記第２のトランジスタを遮断する信号を発
生し、前記保持回路は前記入力ゲート回路の出力とイネ
ーブル制御信号とを入力する第１段ゲートと、互いに異
なるチャンネル型の第１および第２のトランジスタを直
列接続して成り。 前記第１段ゲートの出力を入力とし、出力端子が前記入
力ゲート回路の出力端子に接続されでいるインバータお
よび該インバータの第１のトランジスタ（（直列接続さ
れ、該第１のトランジスタと同一のチャンネル型を有し
、イネーブル制御信号をゲートに受け、イネーブル制御
信号がディセーブル状態の時に導通する第３のトランジ
スタを有する第２段ゲートとを備え、イネーブル制御信
号がディセーブル状態の時に、前記第１段ゲートは前記
入力ゲート回路の出力に対するインバータとして作用し
、イネーブル制御信号がイネーブル状態の時に、前記第
１段ゲートは前記インバータの前記第２のトランジスタ
を遮断する信号を発生する信号入力回路の制御方法であ
って、前記イネーブル制御信号として第１のイネーブル
制御信号と該第１のイネーブル制御信号よりも若干早く
ディセーブル状態に変る第２のイネーブル制御信号とを
用意し、前記人力ゲート回路の前記第１段ゲートと前記
保持回路の前記第２段ゲートの前記第３のトランジスタ
のゲートとに、前記第１のイネーブル制御信号を与え、
桶記入カゲート回路の前記第２段ゲートの前記第３のト
ランジスタのゲートと前記保持回路の前記第１段ゲート
とに前記第２のイネーブル制御信号を与える信号入力回
路の制御方法。 ４ 特許請求の範囲第３項記載の方法において、前記第
２のイネーブル制御信号は前記第１のイネーブル制御信
号よりも若干遅くイネーブル状態ニ変るものであること
を特徴とする方法０
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57187278A JPS5975721A (ja) | 1982-10-25 | 1982-10-25 | 信号入力回路およびその制御方法 |
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