JPH0616357B2 - 論理信号用出力駆動回路 - Google Patents
論理信号用出力駆動回路Info
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- JPH0616357B2 JPH0616357B2 JP60196139A JP19613985A JPH0616357B2 JP H0616357 B2 JPH0616357 B2 JP H0616357B2 JP 60196139 A JP60196139 A JP 60196139A JP 19613985 A JP19613985 A JP 19613985A JP H0616357 B2 JPH0616357 B2 JP H0616357B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
-
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- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
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Description
【発明の詳細な説明】 技術分野 本発明は、ＣＭＯＳ出力バッファの技術に関し、さらに
詳しくは対称データ入力およびＣＭＯＳ出力ドライブ・
トランジスタを有するＣＭＯＳ出力バッファに関する。
詳しくは対称データ入力およびＣＭＯＳ出力ドライブ・
トランジスタを有するＣＭＯＳ出力バッファに関する。
背景技術 よく知られているように、ＣＭＯＳメモリＩＣの出力電
圧をＶSS（グランド）とＶCCとの間の範囲に渡らせるこ
とは、ＣＭＯＳトランジスタをメモリＩＣの出力ドライ
ブ・トランジスタとして用いることによって有効に達成
することができる。
圧をＶSS（グランド）とＶCCとの間の範囲に渡らせるこ
とは、ＣＭＯＳトランジスタをメモリＩＣの出力ドライ
ブ・トランジスタとして用いることによって有効に達成
することができる。
第３図は従来技術のこのような構成を示しており、対称
データＤＡＴＡおよびＤＡＴＡ′がそれぞれＯＲゲート
１，２を通してＣＭＯＳ出力バッファに与えられる。イ
ネーブル信号ＯＥは、ＯＲゲート１，２を通じての出力
ドライブ・トランジスタ３，４へのＤＡＴＡおよびＤＡ
ＴＡ′信号の印加を制御する（一方の出力ドライブ・ト
ランジスタ３はｐチャネル、他方の出力ドライブ・トラ
ンジスタ４はｎチャネルである）。
データＤＡＴＡおよびＤＡＴＡ′がそれぞれＯＲゲート
１，２を通してＣＭＯＳ出力バッファに与えられる。イ
ネーブル信号ＯＥは、ＯＲゲート１，２を通じての出力
ドライブ・トランジスタ３，４へのＤＡＴＡおよびＤＡ
ＴＡ′信号の印加を制御する（一方の出力ドライブ・ト
ランジスタ３はｐチャネル、他方の出力ドライブ・トラ
ンジスタ４はｎチャネルである）。
この構成において、出力ドライブ・トランジスタ３，４
は相補形であるため、インバータ５をＯＲゲート２と出
力ドライブ・トランジスタ４との間に設け、出力ドライ
ブ・トランジスタ４へ送られるＤＡＴＡ′信号を反転さ
せている。
は相補形であるため、インバータ５をＯＲゲート２と出
力ドライブ・トランジスタ４との間に設け、出力ドライ
ブ・トランジスタ４へ送られるＤＡＴＡ′信号を反転さ
せている。
勿論、このことは、ＤＡＴＡ′信号において遅延を生じ
させ、この遅延は両方の出力トランジスタがターンオフ
されるときに、該出力トランジスタに望ましくないサー
ジないしは「クローバー」（crowbar）電流の発生を許
す。特に、従来技術のインバータ５は、ｎチャネルトラ
ンジスタへのデータ信号を著しく遅くさせ、両方の出力
トランジスタがある有限の時間の間「オン」になるのを
許し、かくして有害なことに、過剰な量の電量を招く。
させ、この遅延は両方の出力トランジスタがターンオフ
されるときに、該出力トランジスタに望ましくないサー
ジないしは「クローバー」（crowbar）電流の発生を許
す。特に、従来技術のインバータ５は、ｎチャネルトラ
ンジスタへのデータ信号を著しく遅くさせ、両方の出力
トランジスタがある有限の時間の間「オン」になるのを
許し、かくして有害なことに、過剰な量の電量を招く。
さらに、前記従来技術の構成は過剰電流を招くのみなら
ず、全体の構成が前記２つのデータ信号のうちの遅延さ
れた方（ＤＡＴＡ′）の速度まで速度を遅くされる。
ず、全体の構成が前記２つのデータ信号のうちの遅延さ
れた方（ＤＡＴＡ′）の速度まで速度を遅くされる。
発明の開示 本発明によれば、相当する従来技術構成より電流を小さ
くする、速度の速い出力バッファが、ＣＭＯＳメモリと
の動作に対し得られる。本バッファは、高速な応答によ
り出力トランジスタを駆動するように、ＮＡＮＤおよび
ＮＯＲゲート回路等の論理ゲートをプルアップおよびプ
ルダウン・トランジスタとともにイネーブルすることを
特徴とし、かくして両方のデータ信号がそれぞれの出力
トランジスタのゲートに同相で同時に到着することを保
証し、それによってクロバー電流状態を有効に阻止す
る。
くする、速度の速い出力バッファが、ＣＭＯＳメモリと
の動作に対し得られる。本バッファは、高速な応答によ
り出力トランジスタを駆動するように、ＮＡＮＤおよび
ＮＯＲゲート回路等の論理ゲートをプルアップおよびプ
ルダウン・トランジスタとともにイネーブルすることを
特徴とし、かくして両方のデータ信号がそれぞれの出力
トランジスタのゲートに同相で同時に到着することを保
証し、それによってクロバー電流状態を有効に阻止す
る。
発明を実施するための最良の形態 図面の第１図はＣＭＯＳメモリの出力信号ＤＡＴＡおよ
びＤＡＴＡ′を示し、ＤＡＴＡはＤＡＴＡ′に関し反転
されており、ＤＡＴＡ′はＤＡＴＡに関し反転されてい
る。ＤＡＴＡ信号はＮＡＮＤゲート１１およびＮＯＲゲ
ート１２に接続されており、イネーブル信号ＯＥの制御
の下に、符号２１および２２を付されたそれぞれの出力
トランジスタＭ1 およびＭ2 を直接駆動する。すなわ
ち、本回路においては、前記従来回路と異なり、出力ト
ランジスタ２１はＮＡＮＤゲート１１を経てＤＡＴＡを
入力する一方、出力トランジスタ２２はＮＯＲゲート１
２を経て同じＤＡＴＡを入力するようになっており、Ｄ
ＡＴＡ′の方は出力トランジスタ２１，２２のいずれに
も接続されず、以下に説明するようにプルアップ・トラ
ンジスタ３３およびプルダウン・トランジスタ３４を駆
動してＮＡＮＤゲート１１およびＮＯＲゲート１２の出
力（出力トランジスタ２１，２２のゲート入力）の論理
レベルの確立を支持・促進するために使用される。
びＤＡＴＡ′を示し、ＤＡＴＡはＤＡＴＡ′に関し反転
されており、ＤＡＴＡ′はＤＡＴＡに関し反転されてい
る。ＤＡＴＡ信号はＮＡＮＤゲート１１およびＮＯＲゲ
ート１２に接続されており、イネーブル信号ＯＥの制御
の下に、符号２１および２２を付されたそれぞれの出力
トランジスタＭ1 およびＭ2 を直接駆動する。すなわ
ち、本回路においては、前記従来回路と異なり、出力ト
ランジスタ２１はＮＡＮＤゲート１１を経てＤＡＴＡを
入力する一方、出力トランジスタ２２はＮＯＲゲート１
２を経て同じＤＡＴＡを入力するようになっており、Ｄ
ＡＴＡ′の方は出力トランジスタ２１，２２のいずれに
も接続されず、以下に説明するようにプルアップ・トラ
ンジスタ３３およびプルダウン・トランジスタ３４を駆
動してＮＡＮＤゲート１１およびＮＯＲゲート１２の出
力（出力トランジスタ２１，２２のゲート入力）の論理
レベルの確立を支持・促進するために使用される。
プルアップ／プルダウン・トランジスタ３３および３４
のそれぞれの対は、出力ＣＭＯＳトランジスタ２１およ
び２２のゲートを制御する。トランジスタ３３の対をＮ
ＡＮＤゲート１１′を通して駆動され、トランジスタ３
４の対はＮＯＲゲート１２′を通して駆動される。この
ことは、イネーブル信号ＯＥがトランジス２１および２
２のそれぞれのゲートにおいてターンオフ状態を確立す
ることを許す。前記ターンオフ状態は、トランジスタ２
１のゲートがハイに、トランジスタ２２のゲートがロウ
に、それぞれ駆動されたときに生じる。
のそれぞれの対は、出力ＣＭＯＳトランジスタ２１およ
び２２のゲートを制御する。トランジスタ３３の対をＮ
ＡＮＤゲート１１′を通して駆動され、トランジスタ３
４の対はＮＯＲゲート１２′を通して駆動される。この
ことは、イネーブル信号ＯＥがトランジス２１および２
２のそれぞれのゲートにおいてターンオフ状態を確立す
ることを許す。前記ターンオフ状態は、トランジスタ２
１のゲートがハイに、トランジスタ２２のゲートがロウ
に、それぞれ駆動されたときに生じる。
ＤＡＴＡ′はＮＡＮＤゲート１１′を通してプルアップ
・トランジスタ３３を駆動するとともに、ＮＯＲゲート
１２′を通してプルダウン・トランジスタ３４を駆動す
る。インバータ素子１３はＮＯＲゲート１２および１
２′へのＯＥ信号を反転する。前記ゲート１１′，１
２′は、ハイ信号すなわち“１”をトランジスタ３３の
ゲートに、ロウ信号すなわち“０”をトランジスタ３４
のゲートに印加することにより、トランジスタ３３およ
び３４を有効にターンオフする。
・トランジスタ３３を駆動するとともに、ＮＯＲゲート
１２′を通してプルダウン・トランジスタ３４を駆動す
る。インバータ素子１３はＮＯＲゲート１２および１
２′へのＯＥ信号を反転する。前記ゲート１１′，１
２′は、ハイ信号すなわち“１”をトランジスタ３３の
ゲートに、ロウ信号すなわち“０”をトランジスタ３４
のゲートに印加することにより、トランジスタ３３およ
び３４を有効にターンオフする。
ＯＥがハイにセットされながら、ＤＡＴＡおよびＤＡＴ
Ａ′がそれぞれハイおよびロウにセットされたとき、Ｎ
ＡＮＤゲート１１およびＮＯＲゲート１２の出力が論理
ロウとなり、したがって出力トランジスタ２１および２
２のゲートは共に論理ロウ信号を受ける。ここにおい
て、本回路においては、ＤＡＴＡ入力からＮＡＮＤゲー
ト１１を経て出力トランジスタ２１に至る信号伝達経路
およびＤＡＴＡ入力からＮＯＲゲート１２を経て出力ト
ランジスタ２２に至る信号伝達経路のいずれにおいても
従来回路のようにインバータの介在による遅延を受け
ず、前記２つの信号経路は信号遅延に関しては同等であ
るので、出力トランジスタ２１，２２のゲートにデータ
信号が同相で同時に到着し、出力トランジスタ２１，２
２に結合されたハイ出力指示を作り出せるということに
なる。
Ａ′がそれぞれハイおよびロウにセットされたとき、Ｎ
ＡＮＤゲート１１およびＮＯＲゲート１２の出力が論理
ロウとなり、したがって出力トランジスタ２１および２
２のゲートは共に論理ロウ信号を受ける。ここにおい
て、本回路においては、ＤＡＴＡ入力からＮＡＮＤゲー
ト１１を経て出力トランジスタ２１に至る信号伝達経路
およびＤＡＴＡ入力からＮＯＲゲート１２を経て出力ト
ランジスタ２２に至る信号伝達経路のいずれにおいても
従来回路のようにインバータの介在による遅延を受け
ず、前記２つの信号経路は信号遅延に関しては同等であ
るので、出力トランジスタ２１，２２のゲートにデータ
信号が同相で同時に到着し、出力トランジスタ２１，２
２に結合されたハイ出力指示を作り出せるということに
なる。
出力トランジスタ２１，２２のゲートにおける前記選択
されたレベルの達成は、プルアップおよびプルダウン・
トランジスタ３３および３４の寄与の下で、ＮＡＮＤゲ
ート１１′およびＮＯＲゲート１２′を通して作用する
ＤＡＴＡ′によって促進される。
されたレベルの達成は、プルアップおよびプルダウン・
トランジスタ３３および３４の寄与の下で、ＮＡＮＤゲ
ート１１′およびＮＯＲゲート１２′を通して作用する
ＤＡＴＡ′によって促進される。
さらに詳しく言うと、ＤＡＴＡ′が論理ロウであると、
ＮＡＮＤゲート１１′の出力およびＮＯＲゲート１２′
の出力、ひいてはトランジスタ３３および３４のプルア
ップおよびプルダウン・ゲート・ノードはそれぞれ論理
ハイになり、トランジスタ３３をオフさせるとともにト
ランジスタ３４をオンさせ、トランジスタ２１および２
２のゲートにおいて有効に所望の論理ロウレベルを生じ
させる。このことは、ＮＡＮＤゲート１１およびＮＯＲ
ゲート１２を通して作用するＤＡＴＡ信号によって直接
生じさせられる論理レベルの確立を支持しかつ促進す
る。
ＮＡＮＤゲート１１′の出力およびＮＯＲゲート１２′
の出力、ひいてはトランジスタ３３および３４のプルア
ップおよびプルダウン・ゲート・ノードはそれぞれ論理
ハイになり、トランジスタ３３をオフさせるとともにト
ランジスタ３４をオンさせ、トランジスタ２１および２
２のゲートにおいて有効に所望の論理ロウレベルを生じ
させる。このことは、ＮＡＮＤゲート１１およびＮＯＲ
ゲート１２を通して作用するＤＡＴＡ信号によって直接
生じさせられる論理レベルの確立を支持しかつ促進す
る。
インバータ１３は、適当なイネーブル信号をＮＯＲゲー
ト１２および１２′に設定するために用いられている。
しかしながら、このインバータ１３は、ＤＡＴＡ入力か
らＮＡＮＤゲート１１を経て出力トランジスタ２１に至
る信号伝達経路およびＤＡＴＡ入力からＮＯＲゲート１
２を経て出力トランジスタ２２に至る信号伝達経路に介
在されているのではないから、出力トランジスタ２１お
よび２２を駆動する信号を従来技術におけるように遅延
させはしない。
ト１２および１２′に設定するために用いられている。
しかしながら、このインバータ１３は、ＤＡＴＡ入力か
らＮＡＮＤゲート１１を経て出力トランジスタ２１に至
る信号伝達経路およびＤＡＴＡ入力からＮＯＲゲート１
２を経て出力トランジスタ２２に至る信号伝達経路に介
在されているのではないから、出力トランジスタ２１お
よび２２を駆動する信号を従来技術におけるように遅延
させはしない。
第２図は、第１図の構成が、本発明の好ましい態様に従
って、実際のトランジスタ構成要素によって如何にして
実施されることができるかを示す。出力トランジスタ２
１および２２は、プルアップおよびプルダウン・トラン
ジスタ３３および３４とともに、前の通りに示される。
って、実際のトランジスタ構成要素によって如何にして
実施されることができるかを示す。出力トランジスタ２
１および２２は、プルアップおよびプルダウン・トラン
ジスタ３３および３４とともに、前の通りに示される。
ＮＡＮＤゲート１１および１１′は共通のｎチャネル・
イネーブル・トランジスタ１１１を分かち合う。イネー
ブル信号ＯＥはトランジスタ１１３に接続されている。
ＤＡＴＡおよびＤＡＴＡ′入力は並列ゲート・トランジ
スタ１４４のｐゲートおよびｎゲートにそれぞれ供給さ
れるとともに、ｎチャネルトランジスタ１５５のそれぞ
れのゲートに供給される。
イネーブル・トランジスタ１１１を分かち合う。イネー
ブル信号ＯＥはトランジスタ１１３に接続されている。
ＤＡＴＡおよびＤＡＴＡ′入力は並列ゲート・トランジ
スタ１４４のｐゲートおよびｎゲートにそれぞれ供給さ
れるとともに、ｎチャネルトランジスタ１５５のそれぞ
れのゲートに供給される。
ＶCCとグランドとの間に設けられた直列なｐチャネルト
ランジスタ１６６およびｎチャネルトランジスタ１６７
は、ＮＯＲゲート１２および１２′に通じるインバータ
１３として接続されており、前記ＮＯＲゲート１２およ
び１２′は共通のｐチャネル・イネーブル・トランジス
タ１１１を分かち合っている。反転されたイネーブル信
号ＯＥ′はまた、他のイネーブル・トランジスタ１１３
（これらのトランジスタ１１３は、この場合、ｎチャネ
ル・デバイスである）のゲートに供給される。前の通
り、ＤＡＴＡおよびＤＡＴＡ′入力は並列ゲート・トラ
ンジスタ１４４のｐゲートおよびｎゲートにそれぞれ供
給されるとともに、ｎチャネル・トランジスタ１５５の
それぞれのゲートに供給される。
ランジスタ１６６およびｎチャネルトランジスタ１６７
は、ＮＯＲゲート１２および１２′に通じるインバータ
１３として接続されており、前記ＮＯＲゲート１２およ
び１２′は共通のｐチャネル・イネーブル・トランジス
タ１１１を分かち合っている。反転されたイネーブル信
号ＯＥ′はまた、他のイネーブル・トランジスタ１１３
（これらのトランジスタ１１３は、この場合、ｎチャネ
ル・デバイスである）のゲートに供給される。前の通
り、ＤＡＴＡおよびＤＡＴＡ′入力は並列ゲート・トラ
ンジスタ１４４のｐゲートおよびｎゲートにそれぞれ供
給されるとともに、ｎチャネル・トランジスタ１５５の
それぞれのゲートに供給される。
上述の情報は、他の当業者に、ここに述べられた概念の
他の態様を思いつかせるかも知れないが、それらは、や
はり本発明の範囲内にある。したがって特許請求の範囲
を参照することが促される。何故ならば、特許請求の範
囲が本発明の境界を詳細に示しているからである。
他の態様を思いつかせるかも知れないが、それらは、や
はり本発明の範囲内にある。したがって特許請求の範囲
を参照することが促される。何故ならば、特許請求の範
囲が本発明の境界を詳細に示しているからである。
第１図は本発明による同期バッファ回路の概略図、 第２図は本発明の一実施例によるバッファを実施するた
めの好ましいトランジスタ回路のより詳細な図面、 第３図は従来の論理信号用出力駆動回路の回路図であ
る。 ＤＡＴＡ，ＤＡＴＡ′……入力、ＯＥ……イネーブル信
号、１１，１１′……ＮＡＮＤゲート、１２，１２′…
…ＮＯＲゲート、１３……インバータ、２１，２２……
出力トランジスタ、３３……プルアップ・トランジス
タ、３４……プルダウン・トランジスタ。
めの好ましいトランジスタ回路のより詳細な図面、 第３図は従来の論理信号用出力駆動回路の回路図であ
る。 ＤＡＴＡ，ＤＡＴＡ′……入力、ＯＥ……イネーブル信
号、１１，１１′……ＮＡＮＤゲート、１２，１２′…
…ＮＯＲゲート、１３……インバータ、２１，２２……
出力トランジスタ、３３……プルアップ・トランジス
タ、３４……プルダウン・トランジスタ。
Claims (3)
- 【請求項１】正および負の供給電圧の間に直列に接続さ
れた第一および第二の相補形出力トランジスタを有し、
これらの出力トランジスタ間の共通ノードから出力信号
が得られ、各出力トランジスタは入力端子を有し、各出
力トランジスタの入力端子は前記正の供給電圧に接続さ
れたプルアップ・トランジスタと前記負の供給電圧に接
続されたプルダウン・トランジスタとにそれぞれ接続さ
れている論理信号用出力駆動回路において、 データ信号が第一および第二の論理ゲートの第一の入力
に接続され、前記第一および第二の論理ゲートの出力は
それぞれ前記第一および第二の出力トランジスタの入力
端子に接続され、 反転データ信号が第三および第四の論理ゲートの第一の
入力に接続され、前記第三の論理ゲートの出力は両方の
プルアップ・トランジスタの入力端子に接続され、前記
第四の論理ゲートの出力は両方のプルダウン・トランジ
スタの入力端子に接続され、 出力イネーブル信号または該出力イネーブル信号の反転
信号が前記第一、第二、第三および第四の論理ゲートの
それぞれの入力に接続され、 前記データ信号がハイ、前記反転データ信号がロウ、か
つ前記出力イネーブル信号がオンのとき、前記第一の論
理ゲートの出力は前記第一の出力トランジスタをオンす
る論理レベル、前記第二の論理ゲートの出力は前記第二
の出力トランジスタをオフする論理レベル、前記第三お
よび第四の論理、ゲートの出力は前記第一および第二の
論理ゲートの出力の論理レベルの確立を支持・促進する
ように前記プルアップ・トランジスタおよびプルダウン
・トランジスタを駆動する論理レベルとそれぞれなる一
方、 前記データ信号がロウ、前記反転データ信号がハイ、か
つ前記出力イネーブル信号がオンのとき、前記第一の論
理ゲートの出力は前記第一の出力トランジスタをオフす
る論理レベル、前記第二の論理ゲートの出力は前記第二
の出力トランジスタをオンする論理レベル、前記第三お
よび第四の論理ゲートの出力は前記第一および第二の論
理ゲートの出力の論理レベルの確立を支持・促進するよ
うに前記プルアップ・トランジスタおよびプルダウン・
トランジスタを駆動する論理レベルとそれぞれなること
を特徴とする論理信号用出力駆動回路。 - 【請求項２】前記第一の出力トランジスタおよび両方の
プルアップ・トランジスタはＰチャネル電界効果デバイ
スであり、前記第二の出力トランジスタおよび両方のプ
ルダウン・トランジスタはＮチャネル電界効果デバイス
である特許請求の範囲第１項記載の論理信号用出力駆動
回路。 - 【請求項３】前記第一および第三の論理ゲートはＮＡＮ
Ｄゲートであり、前記第二および第四の論理ゲートはＮ
ＯＲゲートであり、真の出力イネーブル信号が前記第一
および第三の論理ゲートに接続され、相補出力イネーブ
ル信号が前記第二および第四の論理ゲートに接続される
特許請求の範囲第１項記載の論理信号用出力駆動回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US647970 | 1984-09-06 | ||
| US06/647,970 US4621208A (en) | 1984-09-06 | 1984-09-06 | CMOS output buffer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6165332A JPS6165332A (ja) | 1986-04-03 |
| JPH0616357B2 true JPH0616357B2 (ja) | 1994-03-02 |
Family
ID=24598945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60196139A Expired - Fee Related JPH0616357B2 (ja) | 1984-09-06 | 1985-09-06 | 論理信号用出力駆動回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4621208A (ja) |
| EP (1) | EP0174266B1 (ja) |
| JP (1) | JPH0616357B2 (ja) |
| KR (1) | KR940007001B1 (ja) |
| DE (1) | DE3579277D1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4739198A (en) * | 1985-03-11 | 1988-04-19 | Nec Corporation | Signal output circuit of a push-pull type |
| JPS6234830U (ja) * | 1985-08-19 | 1987-02-28 | ||
| US4697107A (en) * | 1986-07-24 | 1987-09-29 | National Semiconductor Corporation | Four-state I/O control circuit |
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