JPS5980024A - インタ−フエ−ス回路 - Google Patents
インタ−フエ−ス回路Info
- Publication number
- JPS5980024A JPS5980024A JP57191103A JP19110382A JPS5980024A JP S5980024 A JPS5980024 A JP S5980024A JP 57191103 A JP57191103 A JP 57191103A JP 19110382 A JP19110382 A JP 19110382A JP S5980024 A JPS5980024 A JP S5980024A
- Authority
- JP
- Japan
- Prior art keywords
- impedance
- circuit
- signal
- input
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/601—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors using transformer coupling
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、信号出力回路におけるインターフェース回路
に関するものである。
に関するものである。
通常のスイッチング動作によりロジック回路からの信号
で出力・信号を出すインターフニー２回路は、第１図に
みられるような構成になっている。
で出力・信号を出すインターフニー２回路は、第１図に
みられるような構成になっている。
すなわち、トランジスタＴｒｔに対してベース電圧が加
わらない時にはくこ回路では、インバータＩＶ１に１ル
ーベル信号が加わった状態の時）、出力インピーダンス
は７ｏで、電流 ｉｏが出力信号として与えられるが、
トランジスタＴｒｔに対してベース電圧が加わる時には
（この回路では、インバータＩＶ１にＬレベル信号が加
わった状態の時）、出力インピーダンスは、はぼ０Ωと
なり、次段の制御系との間にインピーダンスの不整合が
生じる。
わらない時にはくこ回路では、インバータＩＶ１に１ル
ーベル信号が加わった状態の時）、出力インピーダンス
は７ｏで、電流 ｉｏが出力信号として与えられるが、
トランジスタＴｒｔに対してベース電圧が加わる時には
（この回路では、インバータＩＶ１にＬレベル信号が加
わった状態の時）、出力インピーダンスは、はぼ０Ωと
なり、次段の制御系との間にインピーダンスの不整合が
生じる。
一方、ロジック回路の出力信号を伝迄線路に接続する場
合や、出力信号中の特定の周波数成分のみを取り出すた
めにフィルタを接続する場合、インターフェース回路で
インピーダンス不整合が生じるのは具合が悪いし、別に
複雑な回路構成を必要とする。
合や、出力信号中の特定の周波数成分のみを取り出すた
めにフィルタを接続する場合、インターフェース回路で
インピーダンス不整合が生じるのは具合が悪いし、別に
複雑な回路構成を必要とする。
本発明は、上記事情にもとづいてなされたもので、スイ
ッチング回路の出力を、所定のインピーダンス特性を有
する回路に接続する場合、そのインピーダンス回路を、
比較的簡単な構成で提供とようとするものである。
ッチング回路の出力を、所定のインピーダンス特性を有
する回路に接続する場合、そのインピーダンス回路を、
比較的簡単な構成で提供とようとするものである。
この目的のため、本発明は、トランスの入［］側コイル
に中間タップを設けて所定のインピーダンス特性を有す
る入力回路を接続すると共に、上記入力側コイル端にそ
れぞれ交互切換えされるスイッチ素子を設けて、インピ
ーダンス整合させつつ出力（５号を与えるＪζうにして
いる。
に中間タップを設けて所定のインピーダンス特性を有す
る入力回路を接続すると共に、上記入力側コイル端にそ
れぞれ交互切換えされるスイッチ素子を設けて、インピ
ーダンス整合させつつ出力（５号を与えるＪζうにして
いる。
以上、本発明の一実施例を第２図ないし第４図を参照し
て具体的に説明する。ここでは、トランス１の入力側コ
イルＣ１に中間タップｔを設（プ、これには所定のイン
ピーダンスＺＯを有する入力回路１が接続しである。ま
た、上記入力側コイルＣ１の端に（，１、それぞれ交互
切換えされるスイツヂ水子、例えば１ヘランジスタＴｒ
ｚ、Ｔｒ３が接続してあり、ロジック回路２からの信号
は、インバータＩＶ２ 、ＩＶｓ、ＩＶ４によって反転
されて、上記トランジスタ下ｒ２＋ 王１゛３に対して
１＠レレベ信号を交代的に与えるようになっている。
て具体的に説明する。ここでは、トランス１の入力側コ
イルＣ１に中間タップｔを設（プ、これには所定のイン
ピーダンスＺＯを有する入力回路１が接続しである。ま
た、上記入力側コイルＣ１の端に（，１、それぞれ交互
切換えされるスイツヂ水子、例えば１ヘランジスタＴｒ
ｚ、Ｔｒ３が接続してあり、ロジック回路２からの信号
は、インバータＩＶ２ 、ＩＶｓ、ＩＶ４によって反転
されて、上記トランジスタ下ｒ２＋ 王１゛３に対して
１＠レレベ信号を交代的に与えるようになっている。
また、トランス゛「の出力側コイルＣ２には負荷が接続
される。
される。
なお上記トランスＴは、この実施例では１：１のＩ！Ｉ
！想１〜ランスとして考える。
！想１〜ランスとして考える。
このような構成では、ロジック回路２からＬレベル信号
が入力される時、トランジスタＴｒｚはオン状態に、ト
ランジスタＴｒｓはオフ状態となる。この時には、第３
図のように、電流１１が流れ、負荷側からみた信号源の
インピーダンス７１も７ｏになり、インピーダンス整合
が取れる。
が入力される時、トランジスタＴｒｚはオン状態に、ト
ランジスタＴｒｓはオフ状態となる。この時には、第３
図のように、電流１１が流れ、負荷側からみた信号源の
インピーダンス７１も７ｏになり、インピーダンス整合
が取れる。
一方、ロジック回路２から１」レベル信号が入力される
時、トランジスタＴｒｚはオフ状態に、トランジスタＴ
ｒ３はオン状態となる。この時には、第４図のように、
電流 １２が流れ、負荷側からみた信号源のインピーダ
ンス７ｔＧＺｏにイ【す、インピーダンス整合が取れる
。
時、トランジスタＴｒｚはオフ状態に、トランジスタＴ
ｒ３はオン状態となる。この時には、第４図のように、
電流 １２が流れ、負荷側からみた信号源のインピーダ
ンス７ｔＧＺｏにイ【す、インピーダンス整合が取れる
。
このように、本発明によれば、スイッチグ動作を行なう
ロジック回路からの出力信号で制御されるインターフェ
ース回路において、所定のインピーダンス特性を有する
回路に対してインピーダンス整合させつつ出力信号を得
ることができ、出力を高効率で伝達でき、その構成も簡
単であり、ぞの結果、ロジック回路出力信号を伝送線路
に接続する時や、出力信号中の特定周波数成分のみを取
り出すためにフィルタを接続する時、非常に有効な手段
となる。
ロジック回路からの出力信号で制御されるインターフェ
ース回路において、所定のインピーダンス特性を有する
回路に対してインピーダンス整合させつつ出力信号を得
ることができ、出力を高効率で伝達でき、その構成も簡
単であり、ぞの結果、ロジック回路出力信号を伝送線路
に接続する時や、出力信号中の特定周波数成分のみを取
り出すためにフィルタを接続する時、非常に有効な手段
となる。
第１図は従来のインターフェース回路の一例を示づ回路
図、第２図は本発明の一実施例を示す回路図、第３図お
よび第４図は作動状況を説明するための回路部分図であ
る。 １−・・・トランス、 Ｃ１・・・−次側コイル、 Ｃ２・・・二次側コイル、 Ｚｏ・・・インピーダンス、 １・・・入力回路、 Ｔｒ’２ 、Ｔｒ ｓ・・・トランジスタ、ＩＶｚ 、
ＩＶｓ ＊ ＩＶ４ ”・インバータ、２・・・ロジ
ック回路。 特許出願人 パイオニア株式会社代理人 弁理士
小 橋 信 浮
図、第２図は本発明の一実施例を示す回路図、第３図お
よび第４図は作動状況を説明するための回路部分図であ
る。 １−・・・トランス、 Ｃ１・・・−次側コイル、 Ｃ２・・・二次側コイル、 Ｚｏ・・・インピーダンス、 １・・・入力回路、 Ｔｒ’２ 、Ｔｒ ｓ・・・トランジスタ、ＩＶｚ 、
ＩＶｓ ＊ ＩＶ４ ”・インバータ、２・・・ロジ
ック回路。 特許出願人 パイオニア株式会社代理人 弁理士
小 橋 信 浮
Claims (1)
- １ヘランスの入口側コイルに中間タップを設けて所定の
インピーダンス特性を有ザる入力回路を接続づると共に
、上記入力側コイル端にそれぞれ交互切換えされるスイ
ッチ素子を設けたことを特徴とするインターフェース回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57191103A JPS5980024A (ja) | 1982-10-30 | 1982-10-30 | インタ−フエ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57191103A JPS5980024A (ja) | 1982-10-30 | 1982-10-30 | インタ−フエ−ス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5980024A true JPS5980024A (ja) | 1984-05-09 |
Family
ID=16268901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57191103A Pending JPS5980024A (ja) | 1982-10-30 | 1982-10-30 | インタ−フエ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5980024A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0263212A (ja) * | 1988-05-24 | 1990-03-02 | Nec Corp | ラインドライバ回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5246655B2 (ja) * | 1972-11-29 | 1977-11-26 | ||
| JPS538859B2 (ja) * | 1974-09-27 | 1978-04-01 |
-
1982
- 1982-10-30 JP JP57191103A patent/JPS5980024A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5246655B2 (ja) * | 1972-11-29 | 1977-11-26 | ||
| JPS538859B2 (ja) * | 1974-09-27 | 1978-04-01 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0263212A (ja) * | 1988-05-24 | 1990-03-02 | Nec Corp | ラインドライバ回路 |
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