JPS598067A - デ−タ処理装置 - Google Patents

デ−タ処理装置

Info

Publication number
JPS598067A
JPS598067A JP57115682A JP11568282A JPS598067A JP S598067 A JPS598067 A JP S598067A JP 57115682 A JP57115682 A JP 57115682A JP 11568282 A JP11568282 A JP 11568282A JP S598067 A JPS598067 A JP S598067A
Authority
JP
Japan
Prior art keywords
instruction
program
address
interrupt
debug
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP57115682A
Other languages
English (en)
Other versions
JPH0214736B2 (ja
Inventor
Hideyuki Saso
秀幸 佐相
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP57115682A priority Critical patent/JPS598067A/ja
Publication of JPS598067A publication Critical patent/JPS598067A/ja
Publication of JPH0214736B2 publication Critical patent/JPH0214736B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/36—Prevention of errors by analysis, debugging or testing of software

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Debugging And Monitoring (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ＋１＋　　発明の技術分野 本発明はデバッグ用命令により割込ケ生じるとき処理装
置の性能を低下させないよう動作させるデータ処理ｆ装
置にＩＢ＠する。
；２１　　従来技術と間組点 作成したプログラムについ又デバッグｗｈなうためモニ
タコール命令ケ使用することはｙ！！１’＜行なわれ１
いる。第１図に示ｊ１兄ψ」凶におい壬、プログラム・
ステータス・ワードｐ　ｓ　ｗ　Ｋ７−バッグモート・
ビットＤＢＢ％設け、該ビットが“１″であるとき命令
アドレスエＡの指定する記憶装＠ｉａｓ内のアドレスに
おける命令ｙａｒｎ出し、命令デコード部ＤＫＯでオペ
レーション（ＯＰ）コードンデコードし制御信号を得る
。制御信号と前記デバッグモード信号とｔ比較部ＯＭＦ
で比較し、一致したとぎ割込信号を生じ、デバッグモー
ド・ピットが“０″であるとぎ割込みが抑止される。割
込みによつ１中央処理ｉｈが常に処理をしなければなら
ないということでな（、プログラム処理の結果次第で時
には処理不要となることもあるが、従来は割込みか割込
みでないかの二者択一であり、割込みによる負荷の増大
ｆｆ１ｌち中天処理装置の大幅な性能低下につながった
。またデバッグのとぎ当初から最終まで必ず同じように
処理することであり、必すしもデバッグする必要のない
所も必す処理ン進めなければならなかった。
（３：　　発明の目的　　　一 本発明の目的は開運の欠点ン改！し、割込みによりスロ
グラム進行を中断する点を設定することにより中央処理
装置の性能低下ケ防ぐデータ処理装置に関する。
１４１　　発明の構成 前述の目的ｔ’達成するだめの本発明の構成は、命令実
行時に、該命令のオペランド部により用足、又は該命令
により直接摺足される第１の記憶部と、予め、般足され
ている第２の記憶部とを比較し、その比較結果により割
込動作奢制佃することである。
（５１発明の実施例 第２図は本発明の一実施例を示す説明図であっ工、第２
図のプログラム・ステータス・ワードの命令アドレスに
より記ｔＩｌｉ装宵Ｍ８から続出されたデバッグ命令の
オペランド値は、第１記憶部８１に直接設足される。一
方ＯＰコードはとし工の外部レジスタＲＧにおいて所尾
値としてアドレス＃Ａ−の上限・下限ン設足しておき、
それと設定値とを比較する。例えはデバッグ替金で示さ
れる設定値にデバッグ命令の存在するアドレスを入れて
おぎ、一方レジスタＲＧには取るアドレス範囲を与え工
おくと、アドレス範囲ンプｐグラムが走行したとぎに一
致がかかり、割込みがなされる。
第３図に示すようにデバッグ命令の成るものでは割込み
乞させないとぎは外部レジスタＲＧに設足する範囲を上
限アドレス　ＵＡと下限デドレスＤＡとすれば艮い。こ
うするとデバッグ命令１１デバツグ命令■１については
割込みがなされない。この様例すればある特定のプログ
ラム（特定のアドレスに存在するンの実行の状況を性能
低下なしにＩｌ’ｌ１１定可能であ不可能たプログラム
のデバッグ処理におい℃効率ケ高めるためには第４図に
示すようにプログラム中にデバッグ命令’ｒｉｎｇ、デ
バッグ担当者が予め設足したφ件に合致したとぎに割込
み、結果ン端末表示器ＤＩＦにデバッグノログラムが関
連する種々の情報１−なわち主記憶の内容、レジスタの
内容等を表示するとデバッグや効率を艮くできる。
デバッグ７　ｏグラム　）’！　０ＯＢＯＬ　ＦＯＲＴ
ＲＡＮ、　ＰＬ／１等烏級言語であればさらに効果的で
ある。すなわち、これらの’Ｉｒ１ｆｉＦでかかれたプ
ログラムはテスト２ンのくり返しでデバッグするのが通
常であるため、本発明により、対話型デバッグシステム
を提供できる。
（６；　　発明の効果 このようにし１本発明によるとプログラムの進行を中断
できる点を設足してお（ため、中央処理ｆｅ肴は所定の
場合のみ割込みケ生じるよう罠でき性能低下が起らない
。
【図面の簡単な説明】
第１図は従来のデバッグのや９万を説明する図、 第２−は本発明の一実施例を説明する図、第３図、第４
図は本発明の詳細な説明する図である。 Ｐ８Ｗ・・・・・・グ關グラム・ステータス・ワードエ
ム・・・・・・命令アドレス　ＤＩＣＯ・・・・・・デ
コーダａｙｐ・・・・・・比較器　　Ｍ計・・・・・記
憶装娠ＲＧ・・・・・・外部レジスタ ｌｒ！ｆｒｒ出願人　富士通株式会社 代理人　弁理土鈴木栄祐

Claims (1)

    【特許請求の範囲】
  1. 命令実行時に、該命令のオペランド部により指定、又は
    該命令により直接指定される第１の記憶部と、予め、股
    足されている第２の記憶部とを比較し、その比較結果に
    より割込動作耐制御することケ％徴とするデータ処理装
    −６
JP57115682A 1982-07-03 1982-07-03 デ−タ処理装置 Granted JPS598067A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP57115682A JPS598067A (ja) 1982-07-03 1982-07-03 デ−タ処理装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57115682A JPS598067A (ja) 1982-07-03 1982-07-03 デ−タ処理装置

Publications (2)

Publication Number Publication Date
JPS598067A true JPS598067A (ja) 1984-01-17
JPH0214736B2 JPH0214736B2 (ja) 1990-04-09

Family

ID=14668658

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57115682A Granted JPS598067A (ja) 1982-07-03 1982-07-03 デ−タ処理装置

Country Status (1)

Country Link
JP (1) JPS598067A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60235250A (ja) * 1984-05-07 1985-11-21 Omron Tateisi Electronics Co プログラムカウンタトレ−ス装置
JPS62150442A (ja) * 1985-12-23 1987-07-04 Nec Corp 開発支援装置
JPH03225535A (ja) * 1990-01-31 1991-10-04 Nec Corp プログラムトレース方式
JPH0573356A (ja) * 1991-09-11 1993-03-26 Agency Of Ind Science & Technol デバツグ支援方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50156337A (ja) * 1974-06-05 1975-12-17
JPS5611550A (en) * 1979-07-10 1981-02-04 Fujitsu Ltd Comparison and coincidence circuit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50156337A (ja) * 1974-06-05 1975-12-17
JPS5611550A (en) * 1979-07-10 1981-02-04 Fujitsu Ltd Comparison and coincidence circuit

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60235250A (ja) * 1984-05-07 1985-11-21 Omron Tateisi Electronics Co プログラムカウンタトレ−ス装置
JPS62150442A (ja) * 1985-12-23 1987-07-04 Nec Corp 開発支援装置
JPH03225535A (ja) * 1990-01-31 1991-10-04 Nec Corp プログラムトレース方式
JPH0573356A (ja) * 1991-09-11 1993-03-26 Agency Of Ind Science & Technol デバツグ支援方法

Also Published As

Publication number Publication date
JPH0214736B2 (ja) 1990-04-09

Similar Documents

Publication Publication Date Title
US4747045A (en) Information processing apparatus having an instruction prefetch circuit
JPH05204709A (ja) プロセッサ
KR900004291B1 (ko) 데이터 프로세서
JPS63261449A (ja) デ−タ処理装置
EP1125199B1 (en) Method of debugging a program thread
JPS645330B2 (ja)
JPS598067A (ja) デ−タ処理装置
JPS6212529B2 (ja)
US4758978A (en) Method and apparatus for selectively evaluating an effective address for a coprocessor
JP2553200B2 (ja) 情報処理装置
JPH02123442A (ja) 高速化メモリ
JP2562838B2 (ja) プロセッサ及びストアバッファ制御方法
JPH0585925B2 (ja)
JPS6236581B2 (ja)
JPH06348543A (ja) 入出力シミュレータとの接続方法
JPS61180344A (ja) 高級言語のステツプ実行システム
JPH03175539A (ja) デバッグ用マイクロプロセッサ
JPH03201135A (ja) マイクロプロセッサ
JPH0795288B2 (ja) マイクロコンピュータ
JPH0439097B2 (ja)
JPH0271334A (ja) マイクロプログラム網羅率測定方式
JPH03164945A (ja) データ処理装置
JPH06214828A (ja) 対話型デバッグ制御装置
JPS61262932A (ja) 命令先取り制御回路
JPS59206955A (ja) デバツグ方法