JPH0214736B2 - - Google Patents
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- Publication number
- JPH0214736B2 JPH0214736B2 JP57115682A JP11568282A JPH0214736B2 JP H0214736 B2 JPH0214736 B2 JP H0214736B2 JP 57115682 A JP57115682 A JP 57115682A JP 11568282 A JP11568282 A JP 11568282A JP H0214736 B2 JPH0214736 B2 JP H0214736B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- instruction
- debugging
- storage section
- storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明はデバツグ用命令により割込を生じると
き処理装置の性能を低下させないよう動作させる
データ処理装置に関する。
き処理装置の性能を低下させないよう動作させる
データ処理装置に関する。
従来技術と問題点
作成したプログラムについてデバツグを行なう
ためモニタコール命令を使用することは通常行な
われている。第１図に示す説明図において、プロ
グラム・ステータス・ワードPSWにデバツグモ
ード・ビツトDBBを設け、該ビツトが“１”で
あるとき命令アドレスIAの指定する記憶装置MS
内のアドレスにおける命令を読出し、命令デコー
ド部DECでオペレーシヨン（OP）コードをデコ
ードし制御信号を得る。制御信号と前記デバツグ
モード信号とを比較部CMPで比較し、一致した
とき割込信号を生じ、デバツグモード・ビツトが
“０”であるとき割込みが抑止される。割込みに
よつて中央処理装置が常に処理をしなければなら
ないということでなく、プログラム処理の結果次
第で時には処理不要となることもあるが、従来は
割込みか割込みでないかの二者択一であり、割込
みによる負荷の増大即ち中央処理装置の大幅な性
能低下につながつた。またデバツグのとき当初か
ら最終まで必ず同じように処理することであり、
必ずしもデバツグする必要のない所も必ず処理を
進めなければならなかつた。
ためモニタコール命令を使用することは通常行な
われている。第１図に示す説明図において、プロ
グラム・ステータス・ワードPSWにデバツグモ
ード・ビツトDBBを設け、該ビツトが“１”で
あるとき命令アドレスIAの指定する記憶装置MS
内のアドレスにおける命令を読出し、命令デコー
ド部DECでオペレーシヨン（OP）コードをデコ
ードし制御信号を得る。制御信号と前記デバツグ
モード信号とを比較部CMPで比較し、一致した
とき割込信号を生じ、デバツグモード・ビツトが
“０”であるとき割込みが抑止される。割込みに
よつて中央処理装置が常に処理をしなければなら
ないということでなく、プログラム処理の結果次
第で時には処理不要となることもあるが、従来は
割込みか割込みでないかの二者択一であり、割込
みによる負荷の増大即ち中央処理装置の大幅な性
能低下につながつた。またデバツグのとき当初か
ら最終まで必ず同じように処理することであり、
必ずしもデバツグする必要のない所も必ず処理を
進めなければならなかつた。
発明の目的
本発明の目的は前述の欠点を改善し、割込みに
よりプログラム進行を中断する点を設定すること
により中央処理装置の性能低下を防ぐデータ処理
装置に関する。
よりプログラム進行を中断する点を設定すること
により中央処理装置の性能低下を防ぐデータ処理
装置に関する。
発明の構成
前述の目的を達成するための本発明の構成は、
命令アドレスによりデバツグ命令を含む命令を格
納している記憶装置をアクセスするように構成さ
れ、且つ前記デバツグ命令の実行時に当該デバツ
グ命令のオペランド部により当該デバツグ命令の
前記記憶装置内における格納アドレス情報が設定
される第１の記憶部と、前記命令のうち、割込み
をさせるべきデバツグ命令のアドレスを含む上限
アドレスと下限アドレスの情報が設定される第２
の記憶装置と、前記第１の記憶部と前記第２の記
憶部の内容を比較し、前記第１の記憶部に設定さ
れたアドレス情報が前記第２の記憶部に設定され
た上限アドレスと下限アドレスの範囲内である場
合に割込み信号を発生させる比較部と、を含んで
構成することである。
命令アドレスによりデバツグ命令を含む命令を格
納している記憶装置をアクセスするように構成さ
れ、且つ前記デバツグ命令の実行時に当該デバツ
グ命令のオペランド部により当該デバツグ命令の
前記記憶装置内における格納アドレス情報が設定
される第１の記憶部と、前記命令のうち、割込み
をさせるべきデバツグ命令のアドレスを含む上限
アドレスと下限アドレスの情報が設定される第２
の記憶装置と、前記第１の記憶部と前記第２の記
憶部の内容を比較し、前記第１の記憶部に設定さ
れたアドレス情報が前記第２の記憶部に設定され
た上限アドレスと下限アドレスの範囲内である場
合に割込み信号を発生させる比較部と、を含んで
構成することである。
発明の実施例
第２図は本発明の一実施例を示す説明図であつ
て、第２図のプログラム・ステータス・ワードの
命令アドレスにより記憶装置MSから読出された
デバツグ命令のオペランド値は、第１記憶部Ｓ１
に直接設定される。一方OPコードは命令デコー
ド部DECでデコードし、制御信号として比較部
CMPへ入力する。なお第２記憶部としての外部
レジスタRGにおいて所定値としてアドレス範囲
の上限・下限を設定しておき、それと設定値とを
比較する。例えばデバツグ命令で示される設定値
にデバツグ命令の存在するアドレスを入れてお
き、一方レジスタRGには或るアドレス範囲を与
えておくと、アドレス範囲をプログラムが走行し
たときに一致がかかり、割込みがなされる。
て、第２図のプログラム・ステータス・ワードの
命令アドレスにより記憶装置MSから読出された
デバツグ命令のオペランド値は、第１記憶部Ｓ１
に直接設定される。一方OPコードは命令デコー
ド部DECでデコードし、制御信号として比較部
CMPへ入力する。なお第２記憶部としての外部
レジスタRGにおいて所定値としてアドレス範囲
の上限・下限を設定しておき、それと設定値とを
比較する。例えばデバツグ命令で示される設定値
にデバツグ命令の存在するアドレスを入れてお
き、一方レジスタRGには或るアドレス範囲を与
えておくと、アドレス範囲をプログラムが走行し
たときに一致がかかり、割込みがなされる。
第３図に示すようにデバツグ命令の或るもので
は割込みをさせないときは外部レジスタRGに設
定する範囲を上限アドレスUAと下限アドレス
DAとすれば良い。こうするとデバツグ命令、
デバツグ命令については割込みがなされない。
この様にすればある特定のプログラム（特定のア
ドレスに存在する）の実行の状況を性能低下なし
に測定可能である。
は割込みをさせないときは外部レジスタRGに設
定する範囲を上限アドレスUAと下限アドレス
DAとすれば良い。こうするとデバツグ命令、
デバツグ命令については割込みがなされない。
この様にすればある特定のプログラム（特定のア
ドレスに存在する）の実行の状況を性能低下なし
に測定可能である。
またプログラムのデバツグ処理において効率を
高めるには第４図に示すようにプログラム中にデ
バツグ命令を置き、デバツグ担当者が予め設定し
た条件に合致したときに割込み、結果を端末表示
器DSPにデバツグプログラムが関連する種々の
情報すなわち主記憶の内容、レジスタの内容等を
表示するとデバツグや効率を良くできる。
高めるには第４図に示すようにプログラム中にデ
バツグ命令を置き、デバツグ担当者が予め設定し
た条件に合致したときに割込み、結果を端末表示
器DSPにデバツグプログラムが関連する種々の
情報すなわち主記憶の内容、レジスタの内容等を
表示するとデバツグや効率を良くできる。
デバツグプログラムはCOBOL、FORTRAN、
PL／１等高級級言語であればさらに効果的であ
る。すなわち、これらの言語でかかれたプログラ
ムはテストランのくり返しでデバツグするのが通
常であるため、本発明により、対話型デバツグシ
ステムを提供できる。
PL／１等高級級言語であればさらに効果的であ
る。すなわち、これらの言語でかかれたプログラ
ムはテストランのくり返しでデバツグするのが通
常であるため、本発明により、対話型デバツグシ
ステムを提供できる。
発明の効果
以上説明したように、本発明では割込みをさせ
るべきデバツグ命令の格納アドレスを含むアドレ
ス範囲を設定する記憶部を設け、この記憶部の内
容と、設定されたデバツグ命令の格納アドレスと
の比較を行うようにしているので、特定のデバツ
グ命令の時に割込ませることができると共に、特
定のプログラムの実行頻度をデータ処理装置の性
能を大幅に落とすことなく測定することが可能と
なる等の多大な効果を奏する。即ち、或るアドレ
ス範囲に格納される特定のプログラムにデバツグ
命令を格納しておき、且つ第２の記憶部にアドレ
ス範囲の上限と下限を格納することで実現させる
ことができる。
るべきデバツグ命令の格納アドレスを含むアドレ
ス範囲を設定する記憶部を設け、この記憶部の内
容と、設定されたデバツグ命令の格納アドレスと
の比較を行うようにしているので、特定のデバツ
グ命令の時に割込ませることができると共に、特
定のプログラムの実行頻度をデータ処理装置の性
能を大幅に落とすことなく測定することが可能と
なる等の多大な効果を奏する。即ち、或るアドレ
ス範囲に格納される特定のプログラムにデバツグ
命令を格納しておき、且つ第２の記憶部にアドレ
ス範囲の上限と下限を格納することで実現させる
ことができる。
第１図は従来のデバツグのやり方を説明する
図、第２図は本発明の一実施例を説明する図、第
３図、第４図は本発明の具体例を説明する図であ
る。 PSW……プログラム・ステータス・ワード、
IA……命令アドレス、DEC……デコーダ、CMP
……比較器、MS……記憶装置、RG……外部レ
ジスタ。
図、第２図は本発明の一実施例を説明する図、第
３図、第４図は本発明の具体例を説明する図であ
る。 PSW……プログラム・ステータス・ワード、
IA……命令アドレス、DEC……デコーダ、CMP
……比較器、MS……記憶装置、RG……外部レ
ジスタ。
Claims (1)
- 【特許請求の範囲】 １ 命令アドレスによりデバツグ命令を含む命令
を格納している記憶装置をアクセスするように構
成され、 且つ前記デバツグ命令の実行時に当該デバツグ
命令のオペランド部により当該デバツグ命令の前
記記憶装置内における格納アドレス情報が設定さ
れる第１の記憶部と、 前記命令のうち、割込みをさせるべきデバツグ
命令のアドレスを含む上限アドレスと下限アドレ
スの情報が設定される第２の記憶装置と、 前記第１の記憶部と前記第２の記憶部の内容を
比較し、前記第１の記憶部に設定されたアドレス
情報が前記第２の記憶部に設定された上限アドレ
スと下限アドレスの範囲内である場合に割込み信
号を発生させる比較部と、 を含んで成ることを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115682A JPS598067A (ja) | 1982-07-03 | 1982-07-03 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115682A JPS598067A (ja) | 1982-07-03 | 1982-07-03 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS598067A JPS598067A (ja) | 1984-01-17 |
| JPH0214736B2 true JPH0214736B2 (ja) | 1990-04-09 |
Family
ID=14668658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57115682A Granted JPS598067A (ja) | 1982-07-03 | 1982-07-03 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS598067A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60235250A (ja) * | 1984-05-07 | 1985-11-21 | Omron Tateisi Electronics Co | プログラムカウンタトレ−ス装置 |
| JPH0724033B2 (ja) * | 1985-12-23 | 1995-03-15 | 日本電気株式会社 | 開発支援装置 |
| JPH03225535A (ja) * | 1990-01-31 | 1991-10-04 | Nec Corp | プログラムトレース方式 |
| JP2636101B2 (ja) * | 1991-09-11 | 1997-07-30 | 工業技術院長 | デバッグ支援装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5333427B2 (ja) * | 1974-06-05 | 1978-09-13 | ||
| JPS5611550A (en) * | 1979-07-10 | 1981-02-04 | Fujitsu Ltd | Comparison and coincidence circuit |
-
1982
- 1982-07-03 JP JP57115682A patent/JPS598067A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS598067A (ja) | 1984-01-17 |
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