JPS598069A - プログラムデバツグ装置 - Google Patents
プログラムデバツグ装置Info
- Publication number
- JPS598069A JPS598069A JP57115734A JP11573482A JPS598069A JP S598069 A JPS598069 A JP S598069A JP 57115734 A JP57115734 A JP 57115734A JP 11573482 A JP11573482 A JP 11573482A JP S598069 A JPS598069 A JP S598069A
- Authority
- JP
- Japan
- Prior art keywords
- address
- debugged
- microprocessor
- address information
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマイクロブロセノザシステムのプログラムデバ
ッグ装置に関するものである。
ッグ装置に関するものである。
以下、図面を参照しながら従来のプログラムデバッグ装
置について説明する。
置について説明する。
第１図は従来のプログラムデバッグ装置のブロック図を
示すものである。同図において、１は被デバノグマイク
ロプロセソサ、２は書き込み禁止領域に書き込み動作が
されたことを検出するアンド素子、３はアドレス情報を
格納するレジスタ、４はランダムアクセス装置、６はア
ンド素子２の出力が１゛°となっだことを記憶し書き込
み禁止領域に書き込み動作が行なわれたことを記憶する
フリノグフロノプ、６はレジスタ３によってラッチされ
たアドレス情報をデバッグ装置のバス７に出力するバッ
ファ、８は被デバノグマイクロプロセッザ１より入出力
されるデータ情報をデバッグ装置のバス７にインタフェ
ースさせる双方向バッファ、９はインバータ素子、１０
．１１はアンド素子である。１２は被デバソグマイクロ
プロセノザ１を除外した主記憶部１３．バス１４．アド
レスレジスタ１６．アドレスバス１６」：り構成された
被デバツグ装置である。
示すものである。同図において、１は被デバノグマイク
ロプロセソサ、２は書き込み禁止領域に書き込み動作が
されたことを検出するアンド素子、３はアドレス情報を
格納するレジスタ、４はランダムアクセス装置、６はア
ンド素子２の出力が１゛°となっだことを記憶し書き込
み禁止領域に書き込み動作が行なわれたことを記憶する
フリノグフロノプ、６はレジスタ３によってラッチされ
たアドレス情報をデバッグ装置のバス７に出力するバッ
ファ、８は被デバノグマイクロプロセッザ１より入出力
されるデータ情報をデバッグ装置のバス７にインタフェ
ースさせる双方向バッファ、９はインバータ素子、１０
．１１はアンド素子である。１２は被デバソグマイクロ
プロセノザ１を除外した主記憶部１３．バス１４．アド
レスレジスタ１６．アドレスバス１６」：り構成された
被デバツグ装置である。
上記の様な構成において被デバノグマイクロプロセノサ
１より出力されるアドレス情報はバス１４を介してレジ
スタ３に格納され、その出力は２分されランダムアクセ
スメモリ４とバッファ６に印加される。レジスタ３に格
納されたアドレスの一部がランダムアクセスメモリ４の
アドレス入力となり、該当するブロックの保護領域フラ
ッグおよびマツピング指定フラッグが読み出される。す
なわちランダムアクセスメモリ４のアドレス入力が８ビ
ツトで、レジスタ３に１６ビノトのアドレス情報が格納
されている場合、被デバツグマイクロプロセッサの６４
にワードの主記憶領域は２６６の小ブロックに分けられ
各ブロックに対応してランダムアクセスメモリ４に上記
２種のフラッグが記憶される。保護領域フラッグは、該
当するブロック（たとえばマイクロプロセッサ１が０３
００番地にアクセスする場合には第３ブロツク）がリー
ドオンリーメモリで構成される時に°′１“と定義し、
ランダムアクセスメモリ４の該当アドレスに格納され、
信号２ｏが読み出される。マイクロプロセッサ１がプロ
グラムミス等により３００番地に書き込み動作を行なお
うとすると、書込み信号２１が゛１１１１．信号２ｏが
°°１“、及びタイミング信号２２［よりアント素子２
の出力が１“°となりフリップフロップ５に１”゛がセ
ットされる。マツピング指定フラッグは保護領域フラッ
グと同様に該当するブロック（上記の例においては第３
ブロツク）が被デバツグ装置１２の主記憶部１３上にと
られるか、又は同図では示していないデバッグ装置のバ
スの主記憶部にとられるかを指定するフラッグとして定
義される。マツピング指定フラッグがＩｔＯＩＩの時破
デバッグ装置１２の主記憶部１３上にマツピングされる
ものとする。マツピング指定フラッグはランダムアクセ
スメモリ４から信号２３として出力され、アンド素子１
０．１１に加えられる。読み出された値が１の時は、バ
ッファ６がイネーブル状態になると同時にアンド素子１
０よりタイミング信号がバスに出力され、主記憶部１３
の代りにデバッグ装置側の主記憶部がアクセスされる。
１より出力されるアドレス情報はバス１４を介してレジ
スタ３に格納され、その出力は２分されランダムアクセ
スメモリ４とバッファ６に印加される。レジスタ３に格
納されたアドレスの一部がランダムアクセスメモリ４の
アドレス入力となり、該当するブロックの保護領域フラ
ッグおよびマツピング指定フラッグが読み出される。す
なわちランダムアクセスメモリ４のアドレス入力が８ビ
ツトで、レジスタ３に１６ビノトのアドレス情報が格納
されている場合、被デバツグマイクロプロセッサの６４
にワードの主記憶領域は２６６の小ブロックに分けられ
各ブロックに対応してランダムアクセスメモリ４に上記
２種のフラッグが記憶される。保護領域フラッグは、該
当するブロック（たとえばマイクロプロセッサ１が０３
００番地にアクセスする場合には第３ブロツク）がリー
ドオンリーメモリで構成される時に°′１“と定義し、
ランダムアクセスメモリ４の該当アドレスに格納され、
信号２ｏが読み出される。マイクロプロセッサ１がプロ
グラムミス等により３００番地に書き込み動作を行なお
うとすると、書込み信号２１が゛１１１１．信号２ｏが
°°１“、及びタイミング信号２２［よりアント素子２
の出力が１“°となりフリップフロップ５に１”゛がセ
ットされる。マツピング指定フラッグは保護領域フラッ
グと同様に該当するブロック（上記の例においては第３
ブロツク）が被デバツグ装置１２の主記憶部１３上にと
られるか、又は同図では示していないデバッグ装置のバ
スの主記憶部にとられるかを指定するフラッグとして定
義される。マツピング指定フラッグがＩｔＯＩＩの時破
デバッグ装置１２の主記憶部１３上にマツピングされる
ものとする。マツピング指定フラッグはランダムアクセ
スメモリ４から信号２３として出力され、アンド素子１
０．１１に加えられる。読み出された値が１の時は、バ
ッファ６がイネーブル状態になると同時にアンド素子１
０よりタイミング信号がバスに出力され、主記憶部１３
の代りにデバッグ装置側の主記憶部がアクセスされる。
一方、マツピング指定フラッグが１゛となっているブロ
ックがアクセスされた時、アンド素子１１がオンとなり
、被デバツグ装置１２のアドレスレジスタ１５にタイミ
ング信号が入力され、被デバツグ装置１２側の主記憶部
１３がアクセスされる。
ックがアクセスされた時、アンド素子１１がオンとなり
、被デバツグ装置１２のアドレスレジスタ１５にタイミ
ング信号が入力され、被デバツグ装置１２側の主記憶部
１３がアクセスされる。
以上述べた動作が行なわれると、被デバッグ゛装置１２
側の主記憶部１３が書き込みできないリードオンリーメ
モリなどで構成されている時、プログラム開発、デバッ
グをデバッグ装置側の主記憶部で行なうことができかつ
プログラムエラーによるリードオンリーメモリへの書込
み動作を検出することができるが、デバッグ装置の主記
憶部を使用する時、アクセスする時のアドレスは被デバ
ツグ装置のアドレスと同一であるため、デバッグ装置側
の未使用領域に対してのみマツピングが可能となる欠点
があった。また任意にマツピングできるようにデバッグ
装置側に等別のメモリを設けることも行なわれているが
、メモリを二重に持つ部分が発生しメモリの使用効率が
低いものとなっていた。
側の主記憶部１３が書き込みできないリードオンリーメ
モリなどで構成されている時、プログラム開発、デバッ
グをデバッグ装置側の主記憶部で行なうことができかつ
プログラムエラーによるリードオンリーメモリへの書込
み動作を検出することができるが、デバッグ装置の主記
憶部を使用する時、アクセスする時のアドレスは被デバ
ツグ装置のアドレスと同一であるため、デバッグ装置側
の未使用領域に対してのみマツピングが可能となる欠点
があった。また任意にマツピングできるようにデバッグ
装置側に等別のメモリを設けることも行なわれているが
、メモリを二重に持つ部分が発生しメモリの使用効率が
低いものとなっていた。
本発明は上記欠点に鑑み、被デバツグマイクロプロセッ
サの出力するアドレス情報をデバッグ装・ 置側のア
ドレスに変換するよう構成することにより、デバッグ装
置の主記憶の有効利用を行なえるようにしたプログラム
デバッグ装置を提供するものである。
サの出力するアドレス情報をデバッグ装・ 置側のア
ドレスに変換するよう構成することにより、デバッグ装
置の主記憶の有効利用を行なえるようにしたプログラム
デバッグ装置を提供するものである。
以下本発明の一実施例について図面を用い詳細に説明す
る。第２図は本発明の一実施例におけるデバッグ装置の
ブロックを示しだものである。同図において、１は被デ
バツグマイクロプロセッサ、２は書き込み禁止領域に書
き込み動作がされたことを検出するアンド素子、３は被
デバツグマイクロプロセッサ１のバスに接続されマイク
ロプロセッサ１から出力されるアドレス情報を記憶する
レジスタ、６はアンド素子２の出力が１゛となったこと
を記憶し書き込み禁止領域に書き込み動作が行なわれた
ことを記憶するフリップフロップ、６はレジスタ３によ
ってラッチされたアドレス情報をデバッグ装置のバス７
に出力するバッファ、８は被デバツグマイクロプロセッ
サ１より入出力されるデータ情報をデバッグ装置のバス
７にインタフェースさせる双方向バッファ、９はインバ
ータ素子、１０，１１はアンド素子である。１２は被デ
バッグマイクロプロセソサ１を除外した被デバツグ装置
で、以上は第１図の構成と同じである。
る。第２図は本発明の一実施例におけるデバッグ装置の
ブロックを示しだものである。同図において、１は被デ
バツグマイクロプロセッサ、２は書き込み禁止領域に書
き込み動作がされたことを検出するアンド素子、３は被
デバツグマイクロプロセッサ１のバスに接続されマイク
ロプロセッサ１から出力されるアドレス情報を記憶する
レジスタ、６はアンド素子２の出力が１゛となったこと
を記憶し書き込み禁止領域に書き込み動作が行なわれた
ことを記憶するフリップフロップ、６はレジスタ３によ
ってラッチされたアドレス情報をデバッグ装置のバス７
に出力するバッファ、８は被デバツグマイクロプロセッ
サ１より入出力されるデータ情報をデバッグ装置のバス
７にインタフェースさせる双方向バッファ、９はインバ
ータ素子、１０，１１はアンド素子である。１２は被デ
バッグマイクロプロセソサ１を除外した被デバツグ装置
で、以上は第１図の構成と同じである。
第１図の構成と異なるのは被デバツグマイクロプロセッ
サ１のアドレス情報を記憶しているレジスタ３の出力の
一部がランダムアクセスメモリ３゜のアドレス入力とな
るように構成するとともに、レジスタ３からランダムア
クセスメモリ３０に送出されたアドレス情報を必要に応
じてランダムアクセスメモリ３ｏで変換させるように構
成した点である。
サ１のアドレス情報を記憶しているレジスタ３の出力の
一部がランダムアクセスメモリ３゜のアドレス入力とな
るように構成するとともに、レジスタ３からランダムア
クセスメモリ３０に送出されたアドレス情報を必要に応
じてランダムアクセスメモリ３ｏで変換させるように構
成した点である。
以下、上記のように構成された装置の動作について説明
する。丑ず被デバツグマイクロプロセッサ１より出力さ
れたアドレス情報はレジスタ３に格納され、その一部分
はランダムアクセスメモリ３ｏのアドレス信号３３とし
て使用され、その他残りのアドレス情報３２は直接バッ
ファ６に印加される。アドレス信号３３によってアクセ
スされ読み出されるランダムアクセスメモリ３ｏには、
保護領域フラッグ、マツピングフラッグおよびデバッグ
装置にアクセスする時のアドレス信号の一部が記憶され
ている。すなわち被デバツグマイクロプロセッサ１より
出力されたアドレス情報の一部であるアドレス信号３３
はランダムアクセスメモリ３０によりアドレス信号３１
に変換され、バッファ６によりデバッグ装置の主記憶へ
のアクセスアドレスとして再構成される。
する。丑ず被デバツグマイクロプロセッサ１より出力さ
れたアドレス情報はレジスタ３に格納され、その一部分
はランダムアクセスメモリ３ｏのアドレス信号３３とし
て使用され、その他残りのアドレス情報３２は直接バッ
ファ６に印加される。アドレス信号３３によってアクセ
スされ読み出されるランダムアクセスメモリ３ｏには、
保護領域フラッグ、マツピングフラッグおよびデバッグ
装置にアクセスする時のアドレス信号の一部が記憶され
ている。すなわち被デバツグマイクロプロセッサ１より
出力されたアドレス情報の一部であるアドレス信号３３
はランダムアクセスメモリ３０によりアドレス信号３１
に変換され、バッファ６によりデバッグ装置の主記憶へ
のアクセスアドレスとして再構成される。
第３図は本実施例における被デバツグマイクロプロセッ
サ１の出力するアドレス情報がデバッグ装置の主記憶に
アクセスするだめにアドレス変換される状況を表わした
ものである。すなわち被デバツグマイクロプロセッサ１
における１００番地から１ＦＦ番地迄のアクセスはデバ
ッグ装置のＥｏｏｏ番地からＥｏＦＦ番地へのアクセス
に変換され、８００００００番地ｏＦＦ番地はデバッグ
装置のＥ１００番地からＥ１ＦＦ番地へのアクセスに変
換される。なお第３図の説明は第２図におけるアドレス
信号３３が８ビツトであると仮定しだが、当然、アドレ
ス信号３３．ランダムアクセスメモリ３０の出力３１の
両信号とも任意のビット数でも上記説明したと同様のこ
とが言える。
サ１の出力するアドレス情報がデバッグ装置の主記憶に
アクセスするだめにアドレス変換される状況を表わした
ものである。すなわち被デバツグマイクロプロセッサ１
における１００番地から１ＦＦ番地迄のアクセスはデバ
ッグ装置のＥｏｏｏ番地からＥｏＦＦ番地へのアクセス
に変換され、８００００００番地ｏＦＦ番地はデバッグ
装置のＥ１００番地からＥ１ＦＦ番地へのアクセスに変
換される。なお第３図の説明は第２図におけるアドレス
信号３３が８ビツトであると仮定しだが、当然、アドレ
ス信号３３．ランダムアクセスメモリ３０の出力３１の
両信号とも任意のビット数でも上記説明したと同様のこ
とが言える。
以上説明した事項以外は第１図の従来例で説明した内容
と同一であるため説明を省略する。
と同一であるため説明を省略する。
以上の様に本実施例によれば、被デバツグマイクロプロ
セッサ１から出力されるアドレス情報を記憶するレジス
タ２と、ランダムアクセスメモリ３０と、バッファ素子
６を設け、レジスタ２の一部のアドレス信号をランダム
アクセスメモリ３０に入力し、その出力３１とレジスタ
２の残りのアドレス情報３２とによりデバッグ装置の主
記憶をアクセスするように構成したことにより、第３図
に示すように被デバツグ装置１２の主記憶の任意の部分
を、デバッグ装置の任意の部分にマツピングすることが
できる。この様なマツピングを行なうことにより、デバ
ッグ装置にデバッグ用プログラムが置かれていて従来例
で示しだ様な直接的なマツピングを行なえない場合にお
いても、被デバツグ装置の主記憶の代りにデバッグ装置
の主記憶を使用することが可能になる。
セッサ１から出力されるアドレス情報を記憶するレジス
タ２と、ランダムアクセスメモリ３０と、バッファ素子
６を設け、レジスタ２の一部のアドレス信号をランダム
アクセスメモリ３０に入力し、その出力３１とレジスタ
２の残りのアドレス情報３２とによりデバッグ装置の主
記憶をアクセスするように構成したことにより、第３図
に示すように被デバツグ装置１２の主記憶の任意の部分
を、デバッグ装置の任意の部分にマツピングすることが
できる。この様なマツピングを行なうことにより、デバ
ッグ装置にデバッグ用プログラムが置かれていて従来例
で示しだ様な直接的なマツピングを行なえない場合にお
いても、被デバツグ装置の主記憶の代りにデバッグ装置
の主記憶を使用することが可能になる。
以上のように本発明は被デバツグマイクロプロセッサの
出力するアドレス情報をデバッグ装置側のアドレスに変
換するように構成することにより、上記デバッグ装置に
おいてプログラムが置かれず空き領域となっている部分
毎にきめ細かく上記被デバツグマイクロプロセッサの主
記憶の代りの領域を割り付けることができるため上記デ
バッグ装置のメモリ効率を高めることができ、また上記
デバッグ装置に二重化したメモリを設ける必要がないな
ど、その工業的価値は犬なるものがある。
出力するアドレス情報をデバッグ装置側のアドレスに変
換するように構成することにより、上記デバッグ装置に
おいてプログラムが置かれず空き領域となっている部分
毎にきめ細かく上記被デバツグマイクロプロセッサの主
記憶の代りの領域を割り付けることができるため上記デ
バッグ装置のメモリ効率を高めることができ、また上記
デバッグ装置に二重化したメモリを設ける必要がないな
ど、その工業的価値は犬なるものがある。
第１図は従来のプログラムデバノグ装置のブロック図、
第２図は本発明の一実施例におけるプログラムテバノグ
装置のブロック図、第３図は本発明の一実施例における
被デバツグマイクロプロセッサのアドレスからデバッグ
装置へのアドレスマツピングを示す図である。 ３・・・・・・レジスタ、６＠・・・・・バッファ、３
０・・・・・・ランダムアクセスメモリ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ９１ 第２図
第２図は本発明の一実施例におけるプログラムテバノグ
装置のブロック図、第３図は本発明の一実施例における
被デバツグマイクロプロセッサのアドレスからデバッグ
装置へのアドレスマツピングを示す図である。 ３・・・・・・レジスタ、６＠・・・・・バッファ、３
０・・・・・・ランダムアクセスメモリ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ９１ 第２図
Claims (1)
- 被デバツグ用のマイクロプロセッサのバスに接続され上
記マイクロプロセッサから出力されるアドレス情報を記
憶するレジスタと、上記レジスタの一部の出力をアドレ
ス入力とする記憶装置と、上記記憶装置の出力と上記レ
ジスタの出力の一部とをデバッグ装置のアドレスバスに
出力するバッファ素子とを具備し、上記記憶装置により
被デパノグマイクロプロセノサのアドレス情報をデバッ
グ装置のアドレス情報に変換することを特徴とするプロ
グラムデバッグ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115734A JPS598069A (ja) | 1982-07-02 | 1982-07-02 | プログラムデバツグ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115734A JPS598069A (ja) | 1982-07-02 | 1982-07-02 | プログラムデバツグ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS598069A true JPS598069A (ja) | 1984-01-17 |
Family
ID=14669764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57115734A Pending JPS598069A (ja) | 1982-07-02 | 1982-07-02 | プログラムデバツグ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS598069A (ja) |
-
1982
- 1982-07-02 JP JP57115734A patent/JPS598069A/ja active Pending
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