JPS5982745A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5982745A JPS5982745A JP19181382A JP19181382A JPS5982745A JP S5982745 A JPS5982745 A JP S5982745A JP 19181382 A JP19181382 A JP 19181382A JP 19181382 A JP19181382 A JP 19181382A JP S5982745 A JPS5982745 A JP S5982745A
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- JP
- Japan
- Prior art keywords
- semiconductor film
- diffusion layer
- film
- elements
- lower side
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、絶縁膜上の単結晶又は大粒径多結晶半導体
膜に素子を形成してなる半導体装置に関する。
膜に素子を形成してなる半導体装置に関する。
従来半導体装置は、単結晶半導体ウェハー上に形成して
いた。またＳＯ８ではサファイア基板上に単結晶シリコ
ン膜を形成して素子を形成していた。いずれの場合も能
動素子は一層に限定されて、高密度化拡、素子、配線な
どの微細化の追求及び配線の多層化によって行なわれた
。
いた。またＳＯ８ではサファイア基板上に単結晶シリコ
ン膜を形成して素子を形成していた。いずれの場合も能
動素子は一層に限定されて、高密度化拡、素子、配線な
どの微細化の追求及び配線の多層化によって行なわれた
。
これらはいずれも一定面積にいかに多数の能動素子をつ
め込むかの努力であった。
め込むかの努力であった。
最近、レーザアニール、電子線アニールなどのビームア
ニールによって絶縁膜上の単結晶半導体膜の形成が可能
になル、これによって能動素子の３次元的積層化が可能
になった。即ち通常の工程で半導体基板に回路素子全形
成したのち・この上に絶縁膜を形成して翫その上に堆積
した半導体膜を上記ビームアニール技術を用いかるもの
である。
ニールによって絶縁膜上の単結晶半導体膜の形成が可能
になル、これによって能動素子の３次元的積層化が可能
になった。即ち通常の工程で半導体基板に回路素子全形
成したのち・この上に絶縁膜を形成して翫その上に堆積
した半導体膜を上記ビームアニール技術を用いかるもの
である。
しかしながら、このように絶縁膜上の単結晶膜に回路素
子を形成しながら積層していくのみでは、必然的に接続
孔も積層化されて、上層にいくに従って表面の凹凸がは
げしくなってくる。
子を形成しながら積層していくのみでは、必然的に接続
孔も積層化されて、上層にいくに従って表面の凹凸がは
げしくなってくる。
これは、単結晶膜形成のためにも好ましくなく、また配
線等の信頼性上も問題である。
線等の信頼性上も問題である。
この発明は、積層する素子の上下の接続部を改良して、
特性向上および信頼性向上を図った半導体装置を提供す
ることを目的とする。
特性向上および信頼性向上を図った半導体装置を提供す
ることを目的とする。
本発明は、絶縁膜上の半導体膜の上下の両側人間にそれ
ぞれ素子を形成し、かつ上下の素子の拡散層領域のうち
少くとも一部を前記半導体膜内で拡散層によって接続す
るようにしたこと全特徴としている。
ぞれ素子を形成し、かつ上下の素子の拡散層領域のうち
少くとも一部を前記半導体膜内で拡散層によって接続す
るようにしたこと全特徴としている。
本発明によれは、一つの半導体族の両側に存在する例え
ばＭＯＳ ）ランジスタ間のソース、ドレインの接続は
、この半導体族中で処理できるために、表面に凹凸が表
れない。また、その接続点から外部に信号をとシ出す場
合でも接続点は１イ固減ることになる。
ばＭＯＳ ）ランジスタ間のソース、ドレインの接続は
、この半導体族中で処理できるために、表面に凹凸が表
れない。また、その接続点から外部に信号をとシ出す場
合でも接続点は１イ固減ることになる。
また、接続点を減することは、コンタクトホールを減す
ることにな力高屈度化の点からも有利である。更に同一
の半導体族を両表面で用いているため高密度化の点でも
優れている。
ることにな力高屈度化の点からも有利である。更に同一
の半導体族を両表面で用いているため高密度化の点でも
優れている。
更に大きな特徴は、その下層の半導体層上の素子、また
は、その上層の半導体膜に形成された素子とは、極めて
近く隣接することにな）、その間の接続が非常に有利に
なる。配線の長さも理想的には・半導体層間を分ける絶
縁膜厚付だけになる。このため配線面積の点のみで彦く
動作速度の面でも有利となる。
は、その上層の半導体膜に形成された素子とは、極めて
近く隣接することにな）、その間の接続が非常に有利に
なる。配線の長さも理想的には・半導体層間を分ける絶
縁膜厚付だけになる。このため配線面積の点のみで彦く
動作速度の面でも有利となる。
以下実施例に従って、本発明の詳細な説明する。第１図
は一実施例の模式的構造を示し、第２図はその等価回路
を示している。即ち、絶縁膜でおおわれた基板１上にレ
ーザアニールにより単結晶化した半導体膜２が形成され
ておシ、この半導体膜２の下面側にソース３．ドレイン
４、ダート絶縁膜５およびダート電極６からなルトライ
バＭＯ８）ランジスタＱ１が形成され一上面側に、ソー
ス７、ドレ、イン８．ダート絶縁挾９およびダート電極
１ｏからなる負荷ＭＯ８）ランジスタＱ２が形成されて
いる。半導体膜２は例えばＣＶＤによ）堆積した０゜３
〜１．５μｍ厚のシリコン膜であシ、これをレーデアニ
ール等によシ単結晶化したものである。ｖｌＮとｖｓ８
ラインは半導体膜２の下側に出ている。ｖＤＤ、■８８
は、他のトランジスタと共通になることが多いので、ｖ
ｓｌｌ ラインは下で延在させればよい。
は一実施例の模式的構造を示し、第２図はその等価回路
を示している。即ち、絶縁膜でおおわれた基板１上にレ
ーザアニールにより単結晶化した半導体膜２が形成され
ておシ、この半導体膜２の下面側にソース３．ドレイン
４、ダート絶縁膜５およびダート電極６からなルトライ
バＭＯ８）ランジスタＱ１が形成され一上面側に、ソー
ス７、ドレ、イン８．ダート絶縁挾９およびダート電極
１ｏからなる負荷ＭＯ８）ランジスタＱ２が形成されて
いる。半導体膜２は例えばＣＶＤによ）堆積した０゜３
〜１．５μｍ厚のシリコン膜であシ、これをレーデアニ
ール等によシ単結晶化したものである。ｖｌＮとｖｓ８
ラインは半導体膜２の下側に出ている。ｖＤＤ、■８８
は、他のトランジスタと共通になることが多いので、ｖ
ｓｌｌ ラインは下で延在させればよい。
ｖｌＮが下にあるのは、その下の基板１に形成したトラ
ンジスタから信号を受入れるのに都合がよい。２つのＭ
ＯＳ ）ランジスタＱｌ 、Ｑ２の接続線、下側のドレ
イン４と上側のソース７との間にこれらと同導電型の高
濃度拡散層１１を設けることによりなされている。
ンジスタから信号を受入れるのに都合がよい。２つのＭ
ＯＳ ）ランジスタＱｌ 、Ｑ２の接続線、下側のドレ
イン４と上側のソース７との間にこれらと同導電型の高
濃度拡散層１１を設けることによりなされている。
第３図は・第１図の変形例である。ＭＯＳ ）ランジス
タＱｒ、Ｑｚの上下関係を逆にし、Ｖｏが下にあシｖＩ
Ｎが上にある。これは、上面方向から例えばセンサ信号
の処理を行う場合などに有利である。
タＱｒ、Ｑｚの上下関係を逆にし、Ｖｏが下にあシｖＩ
Ｎが上にある。これは、上面方向から例えばセンサ信号
の処理を行う場合などに有利である。
第１図の構造を得るよシー具体的実施例を第４図（ａ）
〜（ｇ＞’ｒ用いて説明する。まず基板２１上に多結晶
シリコン膜２２１ｆ堆積しくａ）、これに例え５− ば砒素のイオン注入によってダート電極２２１およびソ
ースコンタクト配線２２２ を形成し、残シの領域は・
酸化によって絶縁化する（ｂ）。続いて、熱酸化等によ
シグート絶縁膜となる酸化膜２３を：ｉ成して、ここに
ソースコンタクト配線２２２゛との接続孔を形成したの
ち、全面に再度多結晶＝シリコン膜２４１’ｉｉ０．３
μｍ形成し、レーザアニ］１゜ る（Ｃ）。次に再び多結晶シリコン８２４ｚ ”ｋＯ，
６μｍ形成したのち、これもアニールによって単結晶化
する（ｄ）。続いて通常のＭＯ８素子工程で、ｒ−ト絶
縁族となる酸化膜２７を形成し、多結晶シリコンによる
ダート電極２８を形成し、酸化膜エツチングと砒素のイ
オン注入によシ上側ＭＯ８，）ランジスタのソース２９
およびドレイン３０ｆ形成する（６）。続いてＣＶＤ酸
化朕３ノ形成したのちソース２９からダート電極２８上
の一部Ｋまたがる接続孔を形成してここから拡散の６− 速い例えばリンをイオン注入することによって、上下の
ソース２９とドレイン２６を接続する拡ｆ＋層３２を形
成する（ｆ）。最後にドレイン３０上にも接続孔を形成
したのち、コンタクト電極３３および３４を形成するω
）。
〜（ｇ＞’ｒ用いて説明する。まず基板２１上に多結晶
シリコン膜２２１ｆ堆積しくａ）、これに例え５− ば砒素のイオン注入によってダート電極２２１およびソ
ースコンタクト配線２２２ を形成し、残シの領域は・
酸化によって絶縁化する（ｂ）。続いて、熱酸化等によ
シグート絶縁膜となる酸化膜２３を：ｉ成して、ここに
ソースコンタクト配線２２２゛との接続孔を形成したの
ち、全面に再度多結晶＝シリコン膜２４１’ｉｉ０．３
μｍ形成し、レーザアニ］１゜ る（Ｃ）。次に再び多結晶シリコン８２４ｚ ”ｋＯ，
６μｍ形成したのち、これもアニールによって単結晶化
する（ｄ）。続いて通常のＭＯ８素子工程で、ｒ−ト絶
縁族となる酸化膜２７を形成し、多結晶シリコンによる
ダート電極２８を形成し、酸化膜エツチングと砒素のイ
オン注入によシ上側ＭＯ８，）ランジスタのソース２９
およびドレイン３０ｆ形成する（６）。続いてＣＶＤ酸
化朕３ノ形成したのちソース２９からダート電極２８上
の一部Ｋまたがる接続孔を形成してここから拡散の６− 速い例えばリンをイオン注入することによって、上下の
ソース２９とドレイン２６を接続する拡ｆ＋層３２を形
成する（ｆ）。最後にドレイン３０上にも接続孔を形成
したのち、コンタクト電極３３および３４を形成するω
）。
このようにして一つの単結晶シリコン膜２４の両面にそ
れぞれ１個づつのＭＯＳ ）ランジスタを持つインバー
タをつくることが可能となる。
れぞれ１個づつのＭＯＳ ）ランジスタを持つインバー
タをつくることが可能となる。
そしてこの実施例によれば、上下のＭＯＳ ）ランジス
タの端子領域の接続が半導体膜同で拡散層により行われ
るから、素子を積層しているにも拘らず表面の凹凸が少
なく、従って信頼性向上が図られ、また高密度化にとっ
ても有利とな不。
タの端子領域の接続が半導体膜同で拡散層により行われ
るから、素子を積層しているにも拘らず表面の凹凸が少
なく、従って信頼性向上が図られ、また高密度化にとっ
ても有利とな不。
第５図は別の実施例の要部構造であシ、第６図に示す２
人力ＮＡＮＤダートの２個のドライバＭＯ８）ランジス
タＱｔｔ＋Ｑｔｚの部分に適用した例である。詳細な説
明は省くが、基板４１上の単結晶化シリコン膜４２の上
、下にそれぞれＭＯＳ ）ランジスタＱｔｘ、Ｑｔｚｋ
形成している。
人力ＮＡＮＤダートの２個のドライバＭＯ８）ランジス
タＱｔｔ＋Ｑｔｚの部分に適用した例である。詳細な説
明は省くが、基板４１上の単結晶化シリコン膜４２の上
、下にそれぞれＭＯＳ ）ランジスタＱｔｘ、Ｑｔｚｋ
形成している。
４３．４４はそれぞれＱ１１１Ｑ１２の共通ソース。
共通ドレインであシ、４５．４６はダート絶縁膜、４７
．４８は多結晶シリコンゲート′畦極でアル。即ちこの
実施例ではシリコンＭ４２の表面からの一回の拡散層が
上、下のＭＯＳ ）ランジスタのソース、ドレインおよ
びこれらを互いに共通接続する配線層を兼ねている。
．４８は多結晶シリコンゲート′畦極でアル。即ちこの
実施例ではシリコンＭ４２の表面からの一回の拡散層が
上、下のＭＯＳ ）ランジスタのソース、ドレインおよ
びこれらを互いに共通接続する配線層を兼ねている。
従ってこの実施例によれば、構造上もまた製造工程上も
非常に単純化されるという利点が得られる。
非常に単純化されるという利点が得られる。
第７図は第５図の変形例であシ、下側のＭＯＳトランジ
スタのダート電極がソース、ドレイン上にまで延在する
ようにしたものである。
スタのダート電極がソース、ドレイン上にまで延在する
ようにしたものである。
第８図は更に別の実施例の要部構造を示すもので、第９
図に示す２人力ＮＯＲゲートの２個のドライバＭＯ８）
ランジスタＱ；１＋Ｑ２□の部・分に適用した例である
。即ち基板５１上に形成された単結晶化シリコン膜５２
の上、下面にそれぞれＭＯＳ ）ランジスタＱ２２１Ｑ
２１を形成している。
図に示す２人力ＮＯＲゲートの２個のドライバＭＯ８）
ランジスタＱ；１＋Ｑ２□の部・分に適用した例である
。即ち基板５１上に形成された単結晶化シリコン膜５２
の上、下面にそれぞれＭＯＳ ）ランジスタＱ２２１Ｑ
２１を形成している。
５３はＱ２１のソース、５６はＱ２１のドレイン兼Ｑ２
２のソース、５５はＱ２２のドレインであシ、これらは
先の実施例と同様、−回の拡散にょ膜形成されている。
２のソース、５５はＱ２２のドレインであシ、これらは
先の実施例と同様、−回の拡散にょ膜形成されている。
５６．５７はダート絶縁膜、５８・５９は多結晶シリコ
ンゲート電極である。
ンゲート電極である。
第１０図は合せ精度を考慮した第８図の変形例である。
第８図および第１０図の例は、これまで説明した実施例
に比べると面積縮少という点で十分ではないが、上下の
素子全接続するのにコンタクトホールを用いず、従って
表面の凹凸が少なく信頼性向上１％性向上が図られると
いう利点は先の実施例と同様である。
に比べると面積縮少という点で十分ではないが、上下の
素子全接続するのにコンタクトホールを用いず、従って
表面の凹凸が少なく信頼性向上１％性向上が図られると
いう利点は先の実施例と同様である。
なお本発明は上記各実施例に限られない。例えばダート
電極として多結晶シリコン膜の代りに高融点金鵜″１ｆ
Ｃ，はその硅化物を用いてもよい。
電極として多結晶シリコン膜の代りに高融点金鵜″１ｆ
Ｃ，はその硅化物を用いてもよい。
漬た半導体膜は完全な単結晶ではなく、粒径の大きな多
結晶であってもよい。その他、本発明はその趣旨を逸脱
しない範囲で種々変形実施することが可能である。
結晶であってもよい。その他、本発明はその趣旨を逸脱
しない範囲で種々変形実施することが可能である。
９−
〜（
、工１１ 第１図は本発明の一実施例の要部構造を示
す図、第２図はその等価回路図、第３図は第１図の変形
例を示す図、第４図（、）〜（ｇ）は第１図の実施例の
構造を得る具体的な製造工程を説明するための図・第５
図は別の実施例の要部構造を示す図、第６図は同実施例
の等価回路図、第７図は第５図の変形例を示す図、第８
図は更に別の実施例の要部構造を示す図、第９図は同実
施例の等価回路図、第１０図は第８図の変形例を示す図
である。 １・・・基板、２・・・半導体膜、３，２・・・ソース
、４．８・・・ドレイン、５．９・・・ダート絶Ｒ膜、
６゜１０・・・ダート電極、１１・・・拡散層。 出願人 工業技術院長 石 坂 誠 −１０− 第１図 第２図 ｖＤＤ 第５図 第８図 第７図 第１０図
す図、第２図はその等価回路図、第３図は第１図の変形
例を示す図、第４図（、）〜（ｇ）は第１図の実施例の
構造を得る具体的な製造工程を説明するための図・第５
図は別の実施例の要部構造を示す図、第６図は同実施例
の等価回路図、第７図は第５図の変形例を示す図、第８
図は更に別の実施例の要部構造を示す図、第９図は同実
施例の等価回路図、第１０図は第８図の変形例を示す図
である。 １・・・基板、２・・・半導体膜、３，２・・・ソース
、４．８・・・ドレイン、５．９・・・ダート絶Ｒ膜、
６゜１０・・・ダート電極、１１・・・拡散層。 出願人 工業技術院長 石 坂 誠 −１０− 第１図 第２図 ｖＤＤ 第５図 第８図 第７図 第１０図
Claims (1)
- 絶縁膜上の半導体膜の両面にそれぞれ素子が形成され、
上下面の各素子の拡散層領域の少くとも一部が前記半導
体膜内で拡散層により接続されていることを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19181382A JPS5982745A (ja) | 1982-11-02 | 1982-11-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19181382A JPS5982745A (ja) | 1982-11-02 | 1982-11-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5982745A true JPS5982745A (ja) | 1984-05-12 |
Family
ID=16280946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19181382A Pending JPS5982745A (ja) | 1982-11-02 | 1982-11-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5982745A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62272556A (ja) * | 1986-05-20 | 1987-11-26 | Fujitsu Ltd | 三次元半導体集積回路装置及びその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52139388A (en) * | 1976-05-17 | 1977-11-21 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device |
-
1982
- 1982-11-02 JP JP19181382A patent/JPS5982745A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52139388A (en) * | 1976-05-17 | 1977-11-21 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62272556A (ja) * | 1986-05-20 | 1987-11-26 | Fujitsu Ltd | 三次元半導体集積回路装置及びその製造方法 |
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