JPS598347A - 半導体集積装置 - Google Patents
半導体集積装置Info
- Publication number
- JPS598347A JPS598347A JP57116798A JP11679882A JPS598347A JP S598347 A JPS598347 A JP S598347A JP 57116798 A JP57116798 A JP 57116798A JP 11679882 A JP11679882 A JP 11679882A JP S598347 A JPS598347 A JP S598347A
- Authority
- JP
- Japan
- Prior art keywords
- well
- wells
- semiconductor integrated
- substrate
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/031—Manufacture or treatment of isolation regions comprising PN junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/30—Isolation regions comprising PN junctions
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＰＮ接合分離を用いた半導体集積装置に係り
、特に、基板が開放となることのある環境で用いて好適
な半導体集積装置に関する。
、特に、基板が開放となることのある環境で用いて好適
な半導体集積装置に関する。
第１図に、Ｐ基板を用いた半導体集積装置の従来例を示
す。ここで、Ｎウェル１とＮウェル２間には、Ｎ−Ｐ−
Ｎ構造があり、Ｐ基板３とＮウェル１間の接合が順バイ
アスとなると、第１図中トランジスタの記号で示すよう
に寄生ＮＰＮ）ランジスタＱが動作し、Ｎウェル２から
電流がり１き串される。
す。ここで、Ｎウェル１とＮウェル２間には、Ｎ−Ｐ−
Ｎ構造があり、Ｐ基板３とＮウェル１間の接合が順バイ
アスとなると、第１図中トランジスタの記号で示すよう
に寄生ＮＰＮ）ランジスタＱが動作し、Ｎウェル２から
電流がり１き串される。
ここで第２図の回路を考える。基板電位は、回路中最低
の一１０Ｖとする。人力Ｔ１に電流を流し込む時、出力
Ｔ、で電流が引き込まれる。
の一１０Ｖとする。人力Ｔ１に電流を流し込む時、出力
Ｔ、で電流が引き込まれる。
トランジスタＱ１はトランジスタＱ４を保護するために
ある。第５図に第２図の回路素子を配置した一例を示す
。この時、基板を開放とし、入力電流を１ＯＮとした場
合、図示してはないが他の回路部分から基板にもれる電
流が、最低電位となっているトランジスタＱ１のコレク
タのＮウェルを通って一５ｖ電源に流れると、第５図に
示すトランジスタＱ１と９２間にある寄生ＮＰＮ）ラン
ジスタＱが動作し、トランジスタＱ２のベースであるＮ
ウェルから電流を引き出すため、トランジスタＱ５にベ
ース電流が供給され、出力電流は１０′ではなくなる。
ある。第５図に第２図の回路素子を配置した一例を示す
。この時、基板を開放とし、入力電流を１ＯＮとした場
合、図示してはないが他の回路部分から基板にもれる電
流が、最低電位となっているトランジスタＱ１のコレク
タのＮウェルを通って一５ｖ電源に流れると、第５図に
示すトランジスタＱ１と９２間にある寄生ＮＰＮ）ラン
ジスタＱが動作し、トランジスタＱ２のベースであるＮ
ウェルから電流を引き出すため、トランジスタＱ５にベ
ース電流が供給され、出力電流は１０′ではなくなる。
従つて、後段につながる回路は、誤った出力を受は取る
ことになる。
ことになる。
アナログとディジタル混在のＩＣにおいては、基板バイ
アス用ｗｉはアナログ用電源が多く、ディジタル用の＋
５ｖ亀源とは別であるから、基板バイアス用を源が切断
されても、ディジタル用ＩＥｉｌ！が供給されていれば
、ディジタル部は正常動作することが望ましい０従って
、前記したような異常動作は問題を生ずる。
アス用ｗｉはアナログ用電源が多く、ディジタル用の＋
５ｖ亀源とは別であるから、基板バイアス用を源が切断
されても、ディジタル用ＩＥｉｌ！が供給されていれば
、ディジタル部は正常動作することが望ましい０従って
、前記したような異常動作は問題を生ずる。
本発明の目的は、基板が開放となった時、隣接ウェル間
の、基板をベースとした寄生トランジスタによる異常動
作を防止する半導体集積装置を提供することにある。
の、基板をベースとした寄生トランジスタによる異常動
作を防止する半導体集積装置を提供することにある。
本発明は、隣接するウニＮ間に、新たにウェルを設け、
このウェルが寄生トランジスタのコレクタ部となるよう
にすることにより、隣接ウェル間の寄生トランジスタの
効果を防止するようになしたことを特徴とする。
このウェルが寄生トランジスタのコレクタ部となるよう
にすることにより、隣接ウェル間の寄生トランジスタの
効果を防止するようになしたことを特徴とする。
以下図面に示した実施例によって本発明の詳細な説明す
る。
る。
第４図は、本発明の一実施例の断面図を示し、第１図と
同様にＰ基板６を用いた場合を示す。
同様にＰ基板６を用いた場合を示す。
Ｎウェル１とＮウェル２との間に、別のＮウェル４を設
け、その電位Ａを前記両ウェル１．２よりも高い電位に
する。これにより、Ｐ基板３ヲヘースとした寄生ＮＰＮ
）ランジスタＱのコレクタはＮウェル４となり、その
ベース・エミッタ接合が順バイアスとなっても、コレク
タ電流はＮウェル４より引き出され、Ｎウェル２には影
響を与えない。
け、その電位Ａを前記両ウェル１．２よりも高い電位に
する。これにより、Ｐ基板３ヲヘースとした寄生ＮＰＮ
）ランジスタＱのコレクタはＮウェル４となり、その
ベース・エミッタ接合が順バイアスとなっても、コレク
タ電流はＮウェル４より引き出され、Ｎウェル２には影
響を与えない。
こσ）Ｎウェル４は、素子を含まない単なるウェルでも
よいし、あるいは何らかの素子を含んだウェルでもよい
。そして第５図のように、Ｎウェル１のまわりなＮウェ
ル４により取り囲む方法や、Ｐ基板６が開放でなく正常
動作において分離壁の電位が上昇することをさけるため
、第６図のようにＮウェル４の一部を切断する方法があ
る。
よいし、あるいは何らかの素子を含んだウェルでもよい
。そして第５図のように、Ｎウェル１のまわりなＮウェ
ル４により取り囲む方法や、Ｐ基板６が開放でなく正常
動作において分離壁の電位が上昇することをさけるため
、第６図のようにＮウェル４の一部を切断する方法があ
る。
Ｎ基板を用いた場合も同様に、隣接Ｐウェル間に第３の
Ｐウェルを設ければよい。
Ｐウェルを設ければよい。
本発明によれば、基板開放時の隣接ウェル間寄生トラン
ジスタの影響を防止できるので、基板開放時の異常動作
を防止する効果があり、半導体集積装置の信頼性がきわ
めて向上するものである。
ジスタの影響を防止できるので、基板開放時の異常動作
を防止する効果があり、半導体集積装置の信頼性がきわ
めて向上するものである。
第１図は従来の半導体集積装置の断面図、第２図は異常
動作説明のための回路図、第３図は第２図の回路の素子
配置例を示す上面図、第４図は本発明による半導体集積
装置の断面図、第５図および第６図は本発明による半導
体集積装置の２つの実施例の平面図とＩ−１及びＩ−Ｍ
断面図である。 １．２．７！ＩＮウエル、 ５：Ｐ基板、 Ｑ：寄生トランジスタ。 才 １ 図 才２図 −Ｉθｖトー４１版 才 ３ 図 才 ４ 図 才５図 ′７ ｂ 図
動作説明のための回路図、第３図は第２図の回路の素子
配置例を示す上面図、第４図は本発明による半導体集積
装置の断面図、第５図および第６図は本発明による半導
体集積装置の２つの実施例の平面図とＩ−１及びＩ−Ｍ
断面図である。 １．２．７！ＩＮウエル、 ５：Ｐ基板、 Ｑ：寄生トランジスタ。 才 １ 図 才２図 −Ｉθｖトー４１版 才 ３ 図 才 ４ 図 才５図 ′７ ｂ 図
Claims (1)
- ＰＮ接合分離を用いた半導体集積装置において、第１の
ウェルと第２のウェルの間に、第５のウェルを設け、基
板をベースとした寄生トランジスタのコレクタ電流を上
記第３のウェルにより吸収するようにして構成され、上
記第１および第２ウェル間の結合を防止するようになし
たことを特徴とする半導体集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57116798A JPS598347A (ja) | 1982-07-07 | 1982-07-07 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57116798A JPS598347A (ja) | 1982-07-07 | 1982-07-07 | 半導体集積装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS598347A true JPS598347A (ja) | 1984-01-17 |
Family
ID=14695931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57116798A Pending JPS598347A (ja) | 1982-07-07 | 1982-07-07 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS598347A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4844276A (ja) * | 1971-10-10 | 1973-06-26 |
-
1982
- 1982-07-07 JP JP57116798A patent/JPS598347A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4844276A (ja) * | 1971-10-10 | 1973-06-26 |
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