JPS598376A - トランジスタの製造方法 - Google Patents
トランジスタの製造方法Info
- Publication number
- JPS598376A JPS598376A JP57118031A JP11803182A JPS598376A JP S598376 A JPS598376 A JP S598376A JP 57118031 A JP57118031 A JP 57118031A JP 11803182 A JP11803182 A JP 11803182A JP S598376 A JPS598376 A JP S598376A
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- JP
- Japan
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- film
- forming
- amorphous silicon
- gate electrode
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、アモルファスシリコンン用いた電界効果型ト
ランジスタＣＦＥＴ ）の製造方法に関する。
ランジスタＣＦＥＴ ）の製造方法に関する。
液晶マトジグス表示素子の画素ごとに設けるスイツデン
グ素子としてアモルファスシリコンを用いた薄膜トラン
ジスタを使用する研究がなされている。スイッチング累
子としてアモルファスシリコンを用いるのは透明な大型
基板（二均質（：形成できること、オン／７ｊ′〕電流
比が大であること等の理由Ｃ二よるのであるが、液晶マ
ド９ゲス表示素子を実用化する上で末だ種々の未解決の
間＠を有している。この問題の１つとしてアモルファス
シリコン膜形成時艦二おける絶縁膜へのピンホールの生
成があげられる。即ち、アモルファスシリコン膜のエツ
チングの際、エツチング液（二より、絶縁膜１料である
シリコンナイトライド８１５Ｎ４が侵食されてとンホー
ルを生じ、ゲート電極と、ソース、ドレイン″電極間（
二９−りが庄じるという欠点がある。
グ素子としてアモルファスシリコンを用いた薄膜トラン
ジスタを使用する研究がなされている。スイッチング累
子としてアモルファスシリコンを用いるのは透明な大型
基板（二均質（：形成できること、オン／７ｊ′〕電流
比が大であること等の理由Ｃ二よるのであるが、液晶マ
ド９ゲス表示素子を実用化する上で末だ種々の未解決の
間＠を有している。この問題の１つとしてアモルファス
シリコン膜形成時艦二おける絶縁膜へのピンホールの生
成があげられる。即ち、アモルファスシリコン膜のエツ
チングの際、エツチング液（二より、絶縁膜１料である
シリコンナイトライド８１５Ｎ４が侵食されてとンホー
ルを生じ、ゲート電極と、ソース、ドレイン″電極間（
二９−りが庄じるという欠点がある。
本発明はこのような事情６二鑑みてなされたものであっ
て、ゲート’４４１とソース・ドレイン電極間の９−ク
を阻止するトランジスタの製造方法Ｉ：関する。
て、ゲート’４４１とソース・ドレイン電極間の９−ク
を阻止するトランジスタの製造方法Ｉ：関する。
本発明Ｃ二係るトランク＾りの製造方法は、ゲート電極
を形成した透明基板上ｃ ８ ｉ ０２膜及び第１の５
１５Ｎ４膜よりなる２１韓の絶縁膜を順次積崗した（汝
、第１の５ｉｉＳＮ４１１４上（二おいてゲート電極に
相対する位置１：アモルファスシリコン膜を被着し、さ
ら（：その周囲の５ｉ５Ｎ４膜上（：第２の３１！ＳＮ
４膜を形成し、この第２の５ｉｉＳＮ４膜上Ｃ二おいて
アモルファスシリコン膜（＝接触するソース及びドレイ
ン電イヘを形成することを特徴とする。
を形成した透明基板上ｃ ８ ｉ ０２膜及び第１の５
１５Ｎ４膜よりなる２１韓の絶縁膜を順次積崗した（汝
、第１の５ｉｉＳＮ４１１４上（二おいてゲート電極に
相対する位置１：アモルファスシリコン膜を被着し、さ
ら（：その周囲の５ｉ５Ｎ４膜上（：第２の３１！ＳＮ
４膜を形成し、この第２の５ｉｉＳＮ４膜上Ｃ二おいて
アモルファスシリコン膜（＝接触するソース及びドレイ
ン電イヘを形成することを特徴とする。
以下図面（二基き本発明実施例を具体的（：説明する。
第１因は液晶マトリクスパネルの構造を示し、（１）は
前間ガラス透明基板、（２１はこの透明基板（１１内面
全面Ｃ二被看されたＩＴＯ（、Ｉｎｄｉｕｍ Ｔｉｎ
（Ｈｌｄｅ） よりなる共通磁極、（３１は液晶舖、
（４）はガラスフリット、樹脂等よりなるスｄ−サで、
シー／Ｉ／祠としても作用する。（５）は背面ガラス透
明基板で、その内面：：複数本の走査線ｘ及び信号線Ｙ
が互いに絶縁して直交配置されている。＋６１＋６１・
・・は走査線Ｘ、信号線Ｙの各父差点（−、アモルファ
スンジコンＦＲＴ（第２図）を介して接続された表示電
極である。かかるＦＥＴアレイを利用したマトリクスパ
ネルの１液晶セルの回路構成は、第２図Ｃ二示される。
前間ガラス透明基板、（２１はこの透明基板（１１内面
全面Ｃ二被看されたＩＴＯ（、Ｉｎｄｉｕｍ Ｔｉｎ
（Ｈｌｄｅ） よりなる共通磁極、（３１は液晶舖、
（４）はガラスフリット、樹脂等よりなるスｄ−サで、
シー／Ｉ／祠としても作用する。（５）は背面ガラス透
明基板で、その内面：：複数本の走査線ｘ及び信号線Ｙ
が互いに絶縁して直交配置されている。＋６１＋６１・
・・は走査線Ｘ、信号線Ｙの各父差点（−、アモルファ
スンジコンＦＲＴ（第２図）を介して接続された表示電
極である。かかるＦＥＴアレイを利用したマトリクスパ
ネルの１液晶セルの回路構成は、第２図Ｃ二示される。
即ちＦＩＴのドレイン磁極が走査線ｘ１：、ゲート電極
が信号線Ｙ（：、またソース電極・接地（共通電極（２
１）間Ｃ：液晶セル（ＬＯ）が接続される。（Ｃ１は、
液晶セル（ＬＯ）ｉ：、並列（：介挿されたコンデンサ
である。
が信号線Ｙ（：、またソース電極・接地（共通電極（２
１）間Ｃ：液晶セル（ＬＯ）が接続される。（Ｃ１は、
液晶セル（ＬＯ）ｉ：、並列（：介挿されたコンデンサ
である。
次（二第６図及び第４図に基いて、本発明に係るトラン
ジスタの製造方法を作製工程（−従って説明する。
ジスタの製造方法を作製工程（−従って説明する。
まず透明基板ｆ５１上（−おいて、蒸着又はスパッタの
方法によりＩＴＯ等よりなるゲート電極（Ｇｌ及びコン
デンサ電極（７１が、トランジスタ形成領域及びコンデ
ンサ形成領域（＝選択的（：形成される。次（二〇ＶＤ
法ζ二よりＢ ｉ Ｏ，膜（８２が実質的Ｉ；基板（５
）の全面を覆うよう被着形成される。この１９１０２膜
（８）の厚さは、約１００Ｄ〜２０００λ程度とするの
が望ましい、これは次のような理由Ｃ：よる。即ちゲー
ト絶縁膜を薄（してジンデンサ容量を高めんとする場合
、例えば５ｏｏｕ程度Ｃ二するとこのトランジスタの特
性が不安定となり、またオフ時の暗゛覗流か１０〜１０
Ａ（但しゲート電圧５０Ｖ、ドレイン電圧Ｏｖの場合
）と大きく、得られる電流のバラツキも１０〜１０
Ａと大きく不安定である。特性を安定させる上からは１
０００Ａ程度の膜厚とするのが望ましい。
方法によりＩＴＯ等よりなるゲート電極（Ｇｌ及びコン
デンサ電極（７１が、トランジスタ形成領域及びコンデ
ンサ形成領域（＝選択的（：形成される。次（二〇ＶＤ
法ζ二よりＢ ｉ Ｏ，膜（８２が実質的Ｉ；基板（５
）の全面を覆うよう被着形成される。この１９１０２膜
（８）の厚さは、約１００Ｄ〜２０００λ程度とするの
が望ましい、これは次のような理由Ｃ：よる。即ちゲー
ト絶縁膜を薄（してジンデンサ容量を高めんとする場合
、例えば５ｏｏｕ程度Ｃ二するとこのトランジスタの特
性が不安定となり、またオフ時の暗゛覗流か１０〜１０
Ａ（但しゲート電圧５０Ｖ、ドレイン電圧Ｏｖの場合
）と大きく、得られる電流のバラツキも１０〜１０
Ａと大きく不安定である。特性を安定させる上からは１
０００Ａ程度の膜厚とするのが望ましい。
一方、膜厚が厚い程シーク電流は小となるが、１享くな
る程駆動゛シ圧、閾値゛電圧は高くなり、電流も流れ（
：（くなるので膜厚の上限としては２００ＯＡ程度が望
ましい。場合Ｃ二よっては特性の安定性、シーク電流の
低減を目的として２０００Ａよりも厚くしてもよいが、
過度（二厚くする場合は次の５ｉ５Ｎ４膜４の形成後に
おいてコンタクトホール形成等のためのエツチング工程
でクラックが入り易くなる。
る程駆動゛シ圧、閾値゛電圧は高くなり、電流も流れ（
：（くなるので膜厚の上限としては２００ＯＡ程度が望
ましい。場合Ｃ二よっては特性の安定性、シーク電流の
低減を目的として２０００Ａよりも厚くしてもよいが、
過度（二厚くする場合は次の５ｉ５Ｎ４膜４の形成後に
おいてコンタクトホール形成等のためのエツチング工程
でクラックが入り易くなる。
さて上述のようＣ３ｉ０２膜（８）ヲ形成した後プラズ
マ（、ｙＤ法（；より第１の３１ｉＳＮ４膜（９：を約
１０００−３０００人の厚さく二形成する。そしてその
後エツチング性（−よりアモルファスシリコン膜（Ａ８
）をトランジスタ形成領域（：選択的Ｃ；形成する。こ
のときエツチング液として４１１エツテンダ液（フッ酸
、硫酸及び酢酸を、４：１：１の割合で混合した溶液）
、若しくはこれを酢酸（二て希釈した溶液が使用される
。
マ（、ｙＤ法（；より第１の３１ｉＳＮ４膜（９：を約
１０００−３０００人の厚さく二形成する。そしてその
後エツチング性（−よりアモルファスシリコン膜（Ａ８
）をトランジスタ形成領域（：選択的Ｃ；形成する。こ
のときエツチング液として４１１エツテンダ液（フッ酸
、硫酸及び酢酸を、４：１：１の割合で混合した溶液）
、若しくはこれを酢酸（二て希釈した溶液が使用される
。
ここで絶縁ｒｔｉｉを、前述の如（８１０２膜（８１と
８１ｓ Ｎ ４１Ｆ４ｆ９１の２層構造とした理由につ
いて述べる。Ｐ’ Ｅ Ｔのゲート絶縁膜として５１０
２のみを用いた場合は、特性が不安定であるという難点
があり、まｍ５ｉ５Ｎ４膜のみを使用したとするとＩＴ
Ｏよりなるゲート電極（二荒れを生じ、これｇ二伴い絶
縁膜よ（二も荒れを生じて結果的に特性の劣ったトラン
ジスタとなる。５１０２膜（８１と５ｉ５Ｎ４膜（９）
の２１−構造とすると、前述のような荒れは発生せず、
従って特性の優れたトランジスタを形成することができ
る。
８１ｓ Ｎ ４１Ｆ４ｆ９１の２層構造とした理由につ
いて述べる。Ｐ’ Ｅ Ｔのゲート絶縁膜として５１０
２のみを用いた場合は、特性が不安定であるという難点
があり、まｍ５ｉ５Ｎ４膜のみを使用したとするとＩＴ
Ｏよりなるゲート電極（二荒れを生じ、これｇ二伴い絶
縁膜よ（二も荒れを生じて結果的に特性の劣ったトラン
ジスタとなる。５１０２膜（８１と５ｉ５Ｎ４膜（９）
の２１−構造とすると、前述のような荒れは発生せず、
従って特性の優れたトランジスタを形成することができ
る。
次いでアモルファスシリコン膜（Ａ８）を形成する際使
用されたレジスト膜全そのまま残し、さら（ニスバツタ
シング装置で第１の８１５Ｎ４膜（９）上＋二４２のｓ
１ｓＮ ４ｄｕ＋Ｂ、約１０００−５０００λの厚さ
４二被看する。その後レジスト膜を除失する。かくして
、アモルファスシリコン膜（ＡＳ）の開門１：は、第１
、第２の５ｔｓＮ４ｊｌ莫１９Ｅｌ）の２層構造が形成
される。これ（−より、アモルファスンシコンエツテン
グの際、第１の５ｉｉＳＮ４膜＋９１Ｅ生じたピンホー
ル！ふさぐことができる。
用されたレジスト膜全そのまま残し、さら（ニスバツタ
シング装置で第１の８１５Ｎ４膜（９）上＋二４２のｓ
１ｓＮ ４ｄｕ＋Ｂ、約１０００−５０００λの厚さ
４二被看する。その後レジスト膜を除失する。かくして
、アモルファスシリコン膜（ＡＳ）の開門１：は、第１
、第２の５ｔｓＮ４ｊｌ莫１９Ｅｌ）の２層構造が形成
される。これ（−より、アモルファスンシコンエツテン
グの際、第１の５ｉｉＳＮ４膜＋９１Ｅ生じたピンホー
ル！ふさぐことができる。
然る後スパツク等の方法（二よりソースドレイン！Ｊｉ
ｌＳｌｌＤ１が、ｈ１ｇ層（ユて選択的（二形成される
。この時間時Ｃ＝コンデンサ電極（７）のリード端子０
１１が形成される。また表示゛（極（６）がＩＴＯ膜（
二て＠２の１３１ｉｓＮ４膜（１（１上（−コンデンサ
電極（７）に対間して形成される。この表示電極（６１
はコンデンサ［Ｃ１の対同厖として兼用される。
ｌＳｌｌＤ１が、ｈ１ｇ層（ユて選択的（二形成される
。この時間時Ｃ＝コンデンサ電極（７）のリード端子０
１１が形成される。また表示゛（極（６）がＩＴＯ膜（
二て＠２の１３１ｉｓＮ４膜（１（１上（−コンデンサ
電極（７）に対間して形成される。この表示電極（６１
はコンデンサ［Ｃ１の対同厖として兼用される。
以上のような本発明方法により製造されたＦＢＴは、基
板（５）、ゲート電極ｔｅｌ又は３１３Ｎ４膜（９）よ
（＝荒れを生じず、Ｓｉ３Ｎ４膜（９）、アモルファス
シリコン膜（Ａｓ）の生成状態が良好となって安定した
優れた特性のトランジスタを得ることができる。さらに
アモルファスシリコン膜（Ａｓ）の形成時同時！二発生
する可能性のある第１の８１５Ｎ４膜（９）のピンホー
ルは、その後これＹ被覆して形成される＄２の３１！ｌ
Ｎ４膜（１４υ（二でふさがれるから、ゲート電極と、
ソース・ドレイｓｉ’（Ｋ ４．型出］或いは表示域（
瓶、コンデンサ電極間に上記ピンホール３二より発生す
るリークは略完全（二阻止される。
板（５）、ゲート電極ｔｅｌ又は３１３Ｎ４膜（９）よ
（＝荒れを生じず、Ｓｉ３Ｎ４膜（９）、アモルファス
シリコン膜（Ａｓ）の生成状態が良好となって安定した
優れた特性のトランジスタを得ることができる。さらに
アモルファスシリコン膜（Ａｓ）の形成時同時！二発生
する可能性のある第１の８１５Ｎ４膜（９）のピンホー
ルは、その後これＹ被覆して形成される＄２の３１！ｌ
Ｎ４膜（１４υ（二でふさがれるから、ゲート電極と、
ソース・ドレイｓｉ’（Ｋ ４．型出］或いは表示域（
瓶、コンデンサ電極間に上記ピンホール３二より発生す
るリークは略完全（二阻止される。
第１図は、液晶マトシクスパネルの一般的構造乞示ず分
解斜視図、第２図は同回路図、＄６図は本発明実施例正
面囚、第４図は、第６図１−１’断凹図である。 （１１（５）・・・透明基板、（２）・・・共通電極、
（３１・・・液晶励、（６）・・・表示電極、（８）・
・・ＳｉＯ□膜、（９）・・・第１のＳｉ３Ｎ４膜％（
Ａｓ）・・・アモルファスシリコン膜、 ＋１０１・・
・第２の５ｉ５Ｎ４膜。 第１図 第４図
解斜視図、第２図は同回路図、＄６図は本発明実施例正
面囚、第４図は、第６図１−１’断凹図である。 （１１（５）・・・透明基板、（２）・・・共通電極、
（３１・・・液晶励、（６）・・・表示電極、（８）・
・・ＳｉＯ□膜、（９）・・・第１のＳｉ３Ｎ４膜％（
Ａｓ）・・・アモルファスシリコン膜、 ＋１０１・・
・第２の５ｉ５Ｎ４膜。 第１図 第４図
Claims (1)
- 透明基板上にゲート電極音形成する工程、このゲート電
極を覆って５１０２膜χ形成する工程、この８１０２膜
上に第１の８ｉ！ＳＮ４膜を形成する工程、この第１の
Ｓ ｉ ５ Ｎ４膜上において上記ゲート磁極対同位置
嘔ニアモルファスン９コン層を形成する工程、第１の５
ｉ５Ｎ４膜表面のアモルファスシリコン１−を除く領域
（二さらに第２の５１ｓＮａ膜を形成する工程、上記ア
モｌレファスシリコン膜屯二接触してソース及びドレイ
ン電極を形成する工程を有してなるトランジスタの製造
方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57118031A JPS598376A (ja) | 1982-07-06 | 1982-07-06 | トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57118031A JPS598376A (ja) | 1982-07-06 | 1982-07-06 | トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS598376A true JPS598376A (ja) | 1984-01-17 |
Family
ID=14726341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57118031A Pending JPS598376A (ja) | 1982-07-06 | 1982-07-06 | トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS598376A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60180626U (ja) * | 1984-05-11 | 1985-11-30 | 村田 亨一 | 自動車用サイドバイザ− |
| JPS63126277A (ja) * | 1986-07-16 | 1988-05-30 | Seikosha Co Ltd | 電界効果型薄膜トランジスタ |
| JPH01133369A (ja) * | 1987-11-19 | 1989-05-25 | Toshiba Corp | 薄膜トランジスタ |
| JPH03184379A (ja) * | 1989-12-13 | 1991-08-12 | Toshiba Corp | 薄膜トランジスタの製造方法 |
| JPH06177388A (ja) * | 1992-12-04 | 1994-06-24 | Toshiba Corp | 半導体集積回路 |
| JPH06318704A (ja) * | 1993-12-02 | 1994-11-15 | Toshiba Corp | 薄膜トランジスタ |
-
1982
- 1982-07-06 JP JP57118031A patent/JPS598376A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60180626U (ja) * | 1984-05-11 | 1985-11-30 | 村田 亨一 | 自動車用サイドバイザ− |
| JPS63126277A (ja) * | 1986-07-16 | 1988-05-30 | Seikosha Co Ltd | 電界効果型薄膜トランジスタ |
| JPH01133369A (ja) * | 1987-11-19 | 1989-05-25 | Toshiba Corp | 薄膜トランジスタ |
| JPH03184379A (ja) * | 1989-12-13 | 1991-08-12 | Toshiba Corp | 薄膜トランジスタの製造方法 |
| JPH06177388A (ja) * | 1992-12-04 | 1994-06-24 | Toshiba Corp | 半導体集積回路 |
| JPH06318704A (ja) * | 1993-12-02 | 1994-11-15 | Toshiba Corp | 薄膜トランジスタ |
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