JPS5984447A - Ｍｉｃの製造方法 - Google Patents
Ｍｉｃの製造方法Info
- Publication number
- JPS5984447A JPS5984447A JP57194455A JP19445582A JPS5984447A JP S5984447 A JPS5984447 A JP S5984447A JP 57194455 A JP57194455 A JP 57194455A JP 19445582 A JP19445582 A JP 19445582A JP S5984447 A JPS5984447 A JP S5984447A
- Authority
- JP
- Japan
- Prior art keywords
- metal
- dielectric substrate
- etching
- substrate
- mic
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/01—Manufacture or treatment
- H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
Landscapes
- Manufacturing Of Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明は、ＭＩＣの製造方法に係り、とくに多孔質の誘
電体基板に薄膜導体材料をメタライズし、該薄膜導体を
エツチングにより所定の回路ノくターンを形成後、残存
エツチング液を真空ベーキングにより除去い（ｇ傾度の
優れたＸ〜（ＩＣの製造方法に関するものである。
電体基板に薄膜導体材料をメタライズし、該薄膜導体を
エツチングにより所定の回路ノくターンを形成後、残存
エツチング液を真空ベーキングにより除去い（ｇ傾度の
優れたＸ〜（ＩＣの製造方法に関するものである。
（ｂ） 従来技術と問題点
従来のＭＩＧとくに薄膜回路パターンの！！！遣方法は
第１図および第２ｖ！Ｊに示すとおりである。すなわち
第１図はＭＩＣの製造方法を説明するための工程図で、
第２図は処理工程である。図において、１はフェライト
等からなる多孔質の誘電体基板、２は誘電体基板１にメ
タライズするたとえばニッケルクローム（Ｎｉ Ｃｒ）
等からなるリッジメタル、３はリッジメタル２上にコー
ティングされるたとえば金（Ａｕ）等からなる導体金屑
、４はレジスト、 ２１および３１は回路パターンであ
る。
第１図および第２ｖ！Ｊに示すとおりである。すなわち
第１図はＭＩＣの製造方法を説明するための工程図で、
第２図は処理工程である。図において、１はフェライト
等からなる多孔質の誘電体基板、２は誘電体基板１にメ
タライズするたとえばニッケルクローム（Ｎｉ Ｃｒ）
等からなるリッジメタル、３はリッジメタル２上にコー
ティングされるたとえば金（Ａｕ）等からなる導体金屑
、４はレジスト、 ２１および３１は回路パターンであ
る。
多孔質の誘電体基板１を用いるＭＩＣとして、たとえば
ＭＩＣサーキュレータを４７１成する場合、サーキュレ
ータは磁気特性を利用するため、誘電体基板１はｍ’＊
ｐ的にフェライトの使用は避けることができず、該フェ
ライトは通常多孔質の焼結材料である。この誘電体基板
ｌの下面をアース導体に、上面にサーキュレータの回路
を導体で措成する場合、まず誘電体基板１の両面に第１
図（ａ）のごとく非金属と親和性の良好な金屑たとえば
Ｎｉ Ｃｒ。
ＭＩＣサーキュレータを４７１成する場合、サーキュレ
ータは磁気特性を利用するため、誘電体基板１はｍ’＊
ｐ的にフェライトの使用は避けることができず、該フェ
ライトは通常多孔質の焼結材料である。この誘電体基板
ｌの下面をアース導体に、上面にサーキュレータの回路
を導体で措成する場合、まず誘電体基板１の両面に第１
図（ａ）のごとく非金属と親和性の良好な金屑たとえば
Ｎｉ Ｃｒ。
チタン（Ｔｉ）ｊパラジウム（Ｐｄ） ｑからなるリッ
ジメタＪＶ２を蒸着法、スパッタリング法等でメタライ
ズい該リッジメタル２上に回路パターンを形成する、た
とえば金（Ａｕ）等からなる内、１体金属３を第１図（
ｂ） ＋こ示すごとくコーティングする。そして該導体
金属３を所定回路パターンにフォー・エツチング等によ
り第１図（ｃ） 、 （ｄ）に示すごとく回路パターン
以外を除去し、しかるのち？ｉ’！ ２図に示す処理工
程Ｉ〕の水洗処理を行うようになっている。ところが前
記多孔質のフェライト基板中に浸透したエツチング液３
３が水洗処理を行なっても残存し、該が 残存エツチング液がリッジメタル２１，１侵蝕して回路
パターン２１．３１の密着強度を劣下され、回路パター
ンが剥れ易いという問題点があった１、（ｅ） 発明
の目的 本発明は、上記従来の問題点に鑑み、多孔質の誘電体基
板内に残存したエツチング液を排出せしめるために水洗
処理工程後に真楚ベーキングを行なうようにしたＭＩＣ
の製造方法を提供することを目的とするものである。
ジメタＪＶ２を蒸着法、スパッタリング法等でメタライ
ズい該リッジメタル２上に回路パターンを形成する、た
とえば金（Ａｕ）等からなる内、１体金属３を第１図（
ｂ） ＋こ示すごとくコーティングする。そして該導体
金属３を所定回路パターンにフォー・エツチング等によ
り第１図（ｃ） 、 （ｄ）に示すごとく回路パターン
以外を除去し、しかるのち？ｉ’！ ２図に示す処理工
程Ｉ〕の水洗処理を行うようになっている。ところが前
記多孔質のフェライト基板中に浸透したエツチング液３
３が水洗処理を行なっても残存し、該が 残存エツチング液がリッジメタル２１，１侵蝕して回路
パターン２１．３１の密着強度を劣下され、回路パター
ンが剥れ易いという問題点があった１、（ｅ） 発明
の目的 本発明は、上記従来の問題点に鑑み、多孔質の誘電体基
板内に残存したエツチング液を排出せしめるために水洗
処理工程後に真楚ベーキングを行なうようにしたＭＩＣ
の製造方法を提供することを目的とするものである。
（ｄ） 発明の措成
前述の目的を達成するために本発明は、誘電体基板上に
形成した導体膜をエツチングにより除去してパターンを
形成するＭＩＣパターンの製造方法において、前記エツ
チング後の残存液を水洗により除去した前記基板を真空
ベーキングにより除去するようにしたことによって達成
される。
形成した導体膜をエツチングにより除去してパターンを
形成するＭＩＣパターンの製造方法において、前記エツ
チング後の残存液を水洗により除去した前記基板を真空
ベーキングにより除去するようにしたことによって達成
される。
（ｅ） 発明の実施例
以下図面を参照しながら本発明に係るＭＩＣの製造方法
の実施例について詳細に説明する。
の実施例について詳細に説明する。
第３図は、本発明の一実施例を説明するための処理工程
図である、第３図において、この発明のＭ Ｉ Ｃの製
造方法は第２図と同様誘電体基板上にリッジメタルのメ
タライズ、導体金属のコーティング、フォトエツチング
ならびに水洗等のそれぞれ処理を行うが、該処理工程に
真空ベーキング処理工程を追加した点に特徴を有する。
図である、第３図において、この発明のＭ Ｉ Ｃの製
造方法は第２図と同様誘電体基板上にリッジメタルのメ
タライズ、導体金属のコーティング、フォトエツチング
ならびに水洗等のそれぞれ処理を行うが、該処理工程に
真空ベーキング処理工程を追加した点に特徴を有する。
したがって真空ベーキング以外の部分の説明は省略する
ものとする。
ものとする。
本発明を特徴づける真空ベーキング工程は水洗処理工程
後、多孔質の誘ｆ［体基板１内に残存するエツチング液
を加熱して排出しやすい状態−トで真柴吸引を行なって
残存エツチング液を除去し、リッジメタル２に障害を与
えることを防止し、ＭＩＣの品質向上を図ったものであ
る。
後、多孔質の誘ｆ［体基板１内に残存するエツチング液
を加熱して排出しやすい状態−トで真柴吸引を行なって
残存エツチング液を除去し、リッジメタル２に障害を与
えることを防止し、ＭＩＣの品質向上を図ったものであ
る。
なお、本実施例ではフォトエツチングについて説明した
が、フォトエツチングに限らず、マスクを用いたエツチ
ングであっても４１・ｆわない。まｌこ真空ベーキング
も、真空吸引とベーキングを同時に行うに限らず、真空
吸引およびベーキング処理を別個で行なっても構わない
。
が、フォトエツチングに限らず、マスクを用いたエツチ
ングであっても４１・ｆわない。まｌこ真空ベーキング
も、真空吸引とベーキングを同時に行うに限らず、真空
吸引およびベーキング処理を別個で行なっても構わない
。
（ｆ） 発明の効果
以上の説明から明らかなように本発明に係るＭＩＣの製
造方法によれば、エツチング液の除去を水洗処理のみで
あったのに対し、水洗処理後さらに真空ベーキング処理
を行うことにより誘電体基板内に浸透した残存液を完全
に除去できるので、信頼度の高いＩ’ｔ、ｉ Ｉ Ｃの
製造方法を提供することができる。
造方法によれば、エツチング液の除去を水洗処理のみで
あったのに対し、水洗処理後さらに真空ベーキング処理
を行うことにより誘電体基板内に浸透した残存液を完全
に除去できるので、信頼度の高いＩ’ｔ、ｉ Ｉ Ｃの
製造方法を提供することができる。
２＋Ｓ ｔ ｍ＋および第２図は従来のＭ Ｉ Ｃの製
造方法を説明するための、？１°Ｓ １図は製造工程図
、第２図は処理工程図、第３図は本発明に係るＭＩＣの
製造方法の一実施例をＮｊｌ明するための処理工程図で
ある。 ｈ＜１において、１は１ｌｌ（Ｊ １（ｊ体〕吉板、２
はリッジメタル、３は導体金属、４はレジスｌ−，２１
および３］は回路パターン、３：３は残存エツチング液
、Ａはリツジメタルメクライズ、Ｂは導体金属コーティ
ング。 Ｃはフォトエツチング、 Ｉ）は水洗処理、Ｅは真空
ベーキング処理をそれぞれ示す。 第１図 （０） 第２図 第−３Ｉ″ＸＪ ２１５−
造方法を説明するための、？１°Ｓ １図は製造工程図
、第２図は処理工程図、第３図は本発明に係るＭＩＣの
製造方法の一実施例をＮｊｌ明するための処理工程図で
ある。 ｈ＜１において、１は１ｌｌ（Ｊ １（ｊ体〕吉板、２
はリッジメタル、３は導体金属、４はレジスｌ−，２１
および３］は回路パターン、３：３は残存エツチング液
、Ａはリツジメタルメクライズ、Ｂは導体金属コーティ
ング。 Ｃはフォトエツチング、 Ｉ）は水洗処理、Ｅは真空
ベーキング処理をそれぞれ示す。 第１図 （０） 第２図 第−３Ｉ″ＸＪ ２１５−
Claims (1)
- 誘電体基板上に形成した導体膜をエツチングにより除去
してパターンを形成するＭＩＣノ（ターンの製造方法に
おいて、前記エツチング後の残存液を水洗により除去し
た前記基板を真空ベーキングに！り除去するようにした
ことを特徴とする八ｉｆＣの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57194455A JPS5984447A (ja) | 1982-11-04 | 1982-11-04 | Ｍｉｃの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57194455A JPS5984447A (ja) | 1982-11-04 | 1982-11-04 | Ｍｉｃの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5984447A true JPS5984447A (ja) | 1984-05-16 |
Family
ID=16324848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57194455A Pending JPS5984447A (ja) | 1982-11-04 | 1982-11-04 | Ｍｉｃの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5984447A (ja) |
-
1982
- 1982-11-04 JP JP57194455A patent/JPS5984447A/ja active Pending
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