JPS5987554A - ロ−ドしたプログラムのチエツク方式 - Google Patents
ロ−ドしたプログラムのチエツク方式Info
- Publication number
- JPS5987554A JPS5987554A JP19838582A JP19838582A JPS5987554A JP S5987554 A JPS5987554 A JP S5987554A JP 19838582 A JP19838582 A JP 19838582A JP 19838582 A JP19838582 A JP 19838582A JP S5987554 A JPS5987554 A JP S5987554A
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- JP
- Japan
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- address
- program
- bit
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、ローディングしたマイクロプログラムまたは
ピコプログラムなどのプログラムのチェツタ方式に関す
る。
ピコプログラムなどのプログラムのチェツタ方式に関す
る。
従来技術と問題点
マイクロプログラム方式の計算機においては動作先立っ
てマイクロ（ｍ１ｃｒｏ）またはピコ（ｐｉ（：ｏ）プ
ログラムをＯ３（コントロールスト−リッジ）にローデ
ィングするが、このとき予定のＯ８のアドレスへプログ
ラムデータが正しくローディングされたか否かをチェッ
クし、誤って別のアドレスへプログラムデータがロード
されたりすることはないようにする必要があり、アドレ
スおよびプログラムの個々のデータ（内容）のエラーは
パリティチェックで監視するが、例えばプログラムロー
ディング時に用いるアドレスレジスタが１ビツトハート
エラーを生じていたりすると予定外の所にプログラムが
ローディングされ、障害を起す可能性がある。そこでプ
ログラムをロードしたら同じアドレスを用いて読出しを
行ない、書込んだときのプログラムデータと読出したプ
ログラムデータとを比較して両者が一致しているか否か
をチェックする方式が採用されている。これは当該プロ
グラムの全アドレスについて行なうのでローディング以
上の時間を要し、マイクロ又はピコプログラムが大きく
なればなる程所要時間が大になって問題である。
てマイクロ（ｍ１ｃｒｏ）またはピコ（ｐｉ（：ｏ）プ
ログラムをＯ３（コントロールスト−リッジ）にローデ
ィングするが、このとき予定のＯ８のアドレスへプログ
ラムデータが正しくローディングされたか否かをチェッ
クし、誤って別のアドレスへプログラムデータがロード
されたりすることはないようにする必要があり、アドレ
スおよびプログラムの個々のデータ（内容）のエラーは
パリティチェックで監視するが、例えばプログラムロー
ディング時に用いるアドレスレジスタが１ビツトハート
エラーを生じていたりすると予定外の所にプログラムが
ローディングされ、障害を起す可能性がある。そこでプ
ログラムをロードしたら同じアドレスを用いて読出しを
行ない、書込んだときのプログラムデータと読出したプ
ログラムデータとを比較して両者が一致しているか否か
をチェックする方式が採用されている。これは当該プロ
グラムの全アドレスについて行なうのでローディング以
上の時間を要し、マイクロ又はピコプログラムが大きく
なればなる程所要時間が大になって問題である。
発明の目的
本発明はローディングしたプログラムを比較的短時間で
しかもアドレスレジスタのハードエラーなどは確実に検
出できるチェック方式を提供しようとするものである。
しかもアドレスレジスタのハードエラーなどは確実に検
出できるチェック方式を提供しようとするものである。
発明の構成
本発明は複数個の２進ビツトからなるアドレス情報でロ
ードアドレスを順次指定してスト−リッジにロードした
プログラムをチェックする方式において、該アドレスの
複数のビットのうちの１つのみが１．０の一方である全
てのアドレスをチェックポイントアドレスとし、プログ
ラムロード後に該チェックポイントアドレスのプログラ
ムデータを読出してロード時のそれと比較し、その一致
、不一致によりアドレスとプログラムロードデータとの
関係の圧密、異常をチェックすることを特徴己れを詳細
に説明する。
ードアドレスを順次指定してスト−リッジにロードした
プログラムをチェックする方式において、該アドレスの
複数のビットのうちの１つのみが１．０の一方である全
てのアドレスをチェックポイントアドレスとし、プログ
ラムロード後に該チェックポイントアドレスのプログラ
ムデータを読出してロード時のそれと比較し、その一致
、不一致によりアドレスとプログラムロードデータとの
関係の圧密、異常をチェックすることを特徴己れを詳細
に説明する。
発明の実施例
第１図は本発明の実施例を示し、Ｐｓはピコプロダラム
をロードされるスト−リッジ、ＰＳＲは読出したデータ
を格納するレジスタ、ＭＰＸはマルチプレクサである。
をロードされるスト−リッジ、ＰＳＲは読出したデータ
を格納するレジスタ、ＭＰＸはマルチプレクサである。
ストーレ・７ンＰＳは本例でば４１（メモリと２にメモ
リの２つがらなり、アドレスは前者が００００−ＯＦＦ
Ｆを、ｆ＆＝ｌ Ｉ ０００〜１７ＦＦを使用する。プ
ログラムロードのときはピコプログラムデータがデータ
バスＤＢを通して送られ、また書込み先アドレスＡＤＤ
がレジスタＰＳＲのＥＮＡ及びＮＡ部ヘセソトされる。
リの２つがらなり、アドレスは前者が００００−ＯＦＦ
Ｆを、ｆ＆＝ｌ Ｉ ０００〜１７ＦＦを使用する。プ
ログラムロードのときはピコプログラムデータがデータ
バスＤＢを通して送られ、また書込み先アドレスＡＤＤ
がレジスタＰＳＲのＥＮＡ及びＮＡ部ヘセソトされる。
この処理はサービスプロセッサ（ＳＶＰ）が行なう。マ
ルチフラクサＭＰＸはレジスタＰＡＳＬにセットされる
２ビツトにより４通りに制御され、プログラムロード時
はレジスタＰＳＲのＥＮＡ。
ルチフラクサＭＰＸはレジスタＰＡＳＬにセットされる
２ビツトにより４通りに制御され、プログラムロード時
はレジスタＰＳＲのＥＮＡ。
ＮＡ部のアドレスがＭＰＸを介してス１ヘーリノジＰＳ
に加わり、該アドレスにより指定されたＰＳの記憶領域
にピコプログラムデータが書込まれる。
に加わり、該アドレスにより指定されたＰＳの記憶領域
にピコプログラムデータが書込まれる。
ピコプログラムはオペコードとオペランドからなり、後
者には次のピコプログラムのアドレスが含まれる。これ
はＰＳを読出したときレジスタＰＳＲのＮＡ及びＥＮＡ
部分にストアされる。ＥＮＡは１ビットからなり、その
１．０でメモリ４Ｋ。
者には次のピコプログラムのアドレスが含まれる。これ
はＰＳを読出したときレジスタＰＳＲのＮＡ及びＥＮＡ
部分にストアされる。ＥＮＡは１ビットからなり、その
１．０でメモリ４Ｋ。
２にのいずれかを指定し、ＮＡはメモリ４Ｋまたは２に
内のアドレス０００−ＦＦＦを指定する。
内のアドレス０００−ＦＦＦを指定する。
プログラムのローディング、その後の正１誤ヂエソクを
本発明では次のように行なう。
本発明では次のように行なう。
第２図はこの処理を示すフローチャートであり、この図
を参照しながら先ずローディングを説明すると、ファイ
ル（プログラム）ロードに当ってはファイル長の読込み
などを行ない、本例ではファイルは一度にロードするに
は長過ぎるので分割し、先ずバッファに入るだけのファ
イルデータを該バッファに取り込む。次いでストーレッ
ジＰＳのアドレスの設定を行ない、データバスＤＢを介
してストーレッジＰＳにバッファに取込んだデータを書
込む。書込んだデータは一旦、ＰＳＥ’に読出し、パリ
ティチェックを行ないデータ自身に異常がないか否かチ
ェックする。本発明ではストーレッジＰＳに書込んだプ
ログラムの各データ（命令）の全てを読出して照合比較
するのではなく、アドレスが特定のもの（チェックポイ
ントという）のみ照合比較する。そこでプロゲラＪ、ロ
ード時に現在の撥・込砕、アドレスが、チェソクポ・イ
ンドアドレスか否かをチェックし、ＹＥＳならその書込
みデータをメモリ等に別途記憶する。Ｎｏなら記憶はせ
ず、そしてか＼る処理後にアドレスを更新し、バッファ
に取込んだ全データをスト−レンジＰＳに書込む。バッ
ファに取込んだデータが空になったら次のファイルデー
タを該バッファに取込み、それを同様操作でスト−リッ
ジＰＳに書込み、か＼る操作を繰返してプログラムデー
タの全てをＰＳにロードする。チェックポイントは、ア
ドレスが図示の例のように２進化１０進む符号（ＢＣＤ
Ｃ）の４個からなるなら、次のように選ぶ。
を参照しながら先ずローディングを説明すると、ファイ
ル（プログラム）ロードに当ってはファイル長の読込み
などを行ない、本例ではファイルは一度にロードするに
は長過ぎるので分割し、先ずバッファに入るだけのファ
イルデータを該バッファに取り込む。次いでストーレッ
ジＰＳのアドレスの設定を行ない、データバスＤＢを介
してストーレッジＰＳにバッファに取込んだデータを書
込む。書込んだデータは一旦、ＰＳＥ’に読出し、パリ
ティチェックを行ないデータ自身に異常がないか否かチ
ェックする。本発明ではストーレッジＰＳに書込んだプ
ログラムの各データ（命令）の全てを読出して照合比較
するのではなく、アドレスが特定のもの（チェックポイ
ントという）のみ照合比較する。そこでプロゲラＪ、ロ
ード時に現在の撥・込砕、アドレスが、チェソクポ・イ
ンドアドレスか否かをチェックし、ＹＥＳならその書込
みデータをメモリ等に別途記憶する。Ｎｏなら記憶はせ
ず、そしてか＼る処理後にアドレスを更新し、バッファ
に取込んだ全データをスト−レンジＰＳに書込む。バッ
ファに取込んだデータが空になったら次のファイルデー
タを該バッファに取込み、それを同様操作でスト−リッ
ジＰＳに書込み、か＼る操作を繰返してプログラムデー
タの全てをＰＳにロードする。チェックポイントは、ア
ドレスが図示の例のように２進化１０進む符号（ＢＣＤ
Ｃ）の４個からなるなら、次のように選ぶ。
０００
０００１ ００１０ ０１００
０００２ ００２０ ０２００
０００４ ００４０ ０４０００００８
００８０ ０８００１００１ １０１０
１１００１００２ １０２０ １２００１００
４ １０４０ １４００１００８ １０８
０ これはＢＣＤＣ符号の各符号（２進４ビツト）に対し、
次のようなポイント即ち４桁のうちの各１桁のみが１の
ポイントということである。
００８０ ０８００１００１ １０１０
１１００１００２ １０２０ １２００１００
４ １０４０ １４００１００８ １０８
０ これはＢＣＤＣ符号の各符号（２進４ビツト）に対し、
次のようなポイント即ち４桁のうちの各１桁のみが１の
ポイントということである。
０００１．００１０．０１００．１０００スト−リッジ
ＰＳは４にと２Ｋからなり、この切換はＢＣＤＣ４符号
の第１符号（これは２進１ビツトでよい）で行ない、該
符号が０なら４に側、１なら２に側である。第１図のＥ
ＮＡはこの切換用ビットであるので２進１ビツトで充分
である。
ＰＳは４にと２Ｋからなり、この切換はＢＣＤＣ４符号
の第１符号（これは２進１ビツトでよい）で行ない、該
符号が０なら４に側、１なら２に側である。第１図のＥ
ＮＡはこの切換用ビットであるので２進１ビツトで充分
である。
ＮＡはアドレス０００−ＦＦＦを示すので２進１２ビツ
トからなる。
トからなる。
か−るアドレスつまりチェックポイントアドレスをＰＳ
ＲのＥＮＡ、ＮＡ部からマルチプレクサＭ Ｐ Ｘを介
し７てスト−リッジｌ） Ｓに加え、レジスタＰＳＲに
読出し、これを先にストアした書込みデータと比較し、
一致しておれば正常であるから次のチェックポイントア
ドレスを加えて読出し、比重液を行ない、不一致であれ
ば異常であるからその不一致アドレスをＣＲＴなどに表
示する。これを全チェックポイントアドレスに亘って行
なう。
ＲのＥＮＡ、ＮＡ部からマルチプレクサＭ Ｐ Ｘを介
し７てスト−リッジｌ） Ｓに加え、レジスタＰＳＲに
読出し、これを先にストアした書込みデータと比較し、
一致しておれば正常であるから次のチェックポイントア
ドレスを加えて読出し、比重液を行ない、不一致であれ
ば異常であるからその不一致アドレスをＣＲＴなどに表
示する。これを全チェックポイントアドレスに亘って行
なう。
か＼る読出し、比較によるチェックであると、ロードア
ドレスの各ビットにつき１回の照合であるから全アドレ
ス読出し照合に比べて照合回数は極めて少なく、従って
所要時間は僅少で済む。しかもロードアドレスの各ビッ
トについてチェックするので、これらの組合せである全
アドレスに亘でロードアドレスが正常であることを期待
できる。
ドレスの各ビットにつき１回の照合であるから全アドレ
ス読出し照合に比べて照合回数は極めて少なく、従って
所要時間は僅少で済む。しかもロードアドレスの各ビッ
トについてチェックするので、これらの組合せである全
アドレスに亘でロードアドレスが正常であることを期待
できる。
アドレスレジスタのハードエラーにはあるビットがＯに
縮退している、及び１に縮退しているの２通りがある。
縮退している、及び１に縮退しているの２通りがある。
今、か＼るエラーを生じているのは最下位ビットであり
、該ビットはＯに縮退しているとするとロードアドレス
ｏｏｏｏのプログラムデータとロードアドレス０００１
のプログラムデータが同じアドレスｏｏｏｏに書込まれ
てしまい、データは破壊される。本発明のようにアドレ
スの各ピントにつき当該ピントのみが１であるアドレス
をチェックポイントとすると、該ビットがＯに縮退して
いると該ピントが１のチェックポイントでのチェック時
に異常が検出され、該ビットが１に縮退していると該チ
ェックポイント以外のチェック時に異常が検出され、結
局１，０のいずれに縮退していてもエラー検出される。
、該ビットはＯに縮退しているとするとロードアドレス
ｏｏｏｏのプログラムデータとロードアドレス０００１
のプログラムデータが同じアドレスｏｏｏｏに書込まれ
てしまい、データは破壊される。本発明のようにアドレ
スの各ピントにつき当該ピントのみが１であるアドレス
をチェックポイントとすると、該ビットがＯに縮退して
いると該ピントが１のチェックポイントでのチェック時
に異常が検出され、該ビットが１に縮退していると該チ
ェックポイント以外のチェック時に異常が検出され、結
局１，０のいずれに縮退していてもエラー検出される。
またこのチェックポイントアドレスは１ビツトを１にし
たものからなるが、反転させて１ピントをＯにしたもの
としてもよい。なお第１図のＦＥはフロントエンド、Ｃ
８はコントロールスト−リッジを示し、ＰＳに入力する
他のアドレス信号である。
たものからなるが、反転させて１ピントをＯにしたもの
としてもよい。なお第１図のＦＥはフロントエンド、Ｃ
８はコントロールスト−リッジを示し、ＰＳに入力する
他のアドレス信号である。
本発明のチェック方式は特にロードアドレスが正常かの
チェックに有効であり、多数のステップからなるプログ
ラムのロード結果のチェックに効果がある。エラーはこ
の他にノイズ混入などによるプログラムデータエラーな
どもあるが、これは本発明の実施例においては、ロード
したデータをその度に毎回ＰＳＲに読出し、ＰＳＲのパ
リティチェックを行なうことで１ビツトエラーなら検出
可能となっている。メモリセルのハードエラーによる障
害もあるが、一般にこの種のエラーはメモリセル群の１
行又は１列の可成りの部分に亘って連続して発生ずるこ
とが多く、サンプリングチェックである本発明でも検出
できる可能性が大きい。
チェックに有効であり、多数のステップからなるプログ
ラムのロード結果のチェックに効果がある。エラーはこ
の他にノイズ混入などによるプログラムデータエラーな
どもあるが、これは本発明の実施例においては、ロード
したデータをその度に毎回ＰＳＲに読出し、ＰＳＲのパ
リティチェックを行なうことで１ビツトエラーなら検出
可能となっている。メモリセルのハードエラーによる障
害もあるが、一般にこの種のエラーはメモリセル群の１
行又は１列の可成りの部分に亘って連続して発生ずるこ
とが多く、サンプリングチェックである本発明でも検出
できる可能性が大きい。
発明の効果
以」二説明したように本発明によれば、マイクロプログ
ラム方式の計算機において照合回数を減少してロードプ
ログラムのチェック所要時間を短縮でき、しかも可及的
に確実なハードエラー検出をすることができる利点が得
られる。
ラム方式の計算機において照合回数を減少してロードプ
ログラムのチェック所要時間を短縮でき、しかも可及的
に確実なハードエラー検出をすることができる利点が得
られる。
第１図は本発明の実施例を示すブロック図、第２図は操
作を示すフローチャートである。 図面でＰＳはプログラムをロードされるスト−リッジ、
ＰＳＲはレジスタ、ＭＰＸはマルチプレクサである。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
作を示すフローチャートである。 図面でＰＳはプログラムをロードされるスト−リッジ、
ＰＳＲはレジスタ、ＭＰＸはマルチプレクサである。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
Claims (1)
- 複数個の２進ビツトからなるアドレス情報でロードアド
レスを順次指定してスト−リッジにロードしたプログラ
ムをチェックする方式において、該アドレスの複数のビ
ットのうちの１つのみが１゜０の一方である全てのアド
レスをチェックポイントアドレスとし、プログラムロー
ド後に該チェックポイントアドレスのプログラムデータ
を読出してロード時のそれと比較し、その一致、不一致
によりアＩＳレスとプログラムデードデークとの関係の
正常、異常をチェックすることを特徴としたプログラム
のチェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19838582A JPS5987554A (ja) | 1982-11-12 | 1982-11-12 | ロ−ドしたプログラムのチエツク方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19838582A JPS5987554A (ja) | 1982-11-12 | 1982-11-12 | ロ−ドしたプログラムのチエツク方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5987554A true JPS5987554A (ja) | 1984-05-21 |
| JPS6330650B2 JPS6330650B2 (ja) | 1988-06-20 |
Family
ID=16390240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19838582A Granted JPS5987554A (ja) | 1982-11-12 | 1982-11-12 | ロ−ドしたプログラムのチエツク方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5987554A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5346237A (en) * | 1976-10-08 | 1978-04-25 | Canon Inc | Electronic device having memory unit capable of write-in and readout |
| JPS5430742A (en) * | 1977-08-11 | 1979-03-07 | Mitsubishi Electric Corp | Memory control system |
-
1982
- 1982-11-12 JP JP19838582A patent/JPS5987554A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5346237A (en) * | 1976-10-08 | 1978-04-25 | Canon Inc | Electronic device having memory unit capable of write-in and readout |
| JPS5430742A (en) * | 1977-08-11 | 1979-03-07 | Mitsubishi Electric Corp | Memory control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6330650B2 (ja) | 1988-06-20 |
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