JPS6330650B2 - - Google Patents
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- Publication number
- JPS6330650B2 JPS6330650B2 JP57198385A JP19838582A JPS6330650B2 JP S6330650 B2 JPS6330650 B2 JP S6330650B2 JP 57198385 A JP57198385 A JP 57198385A JP 19838582 A JP19838582 A JP 19838582A JP S6330650 B2 JPS6330650 B2 JP S6330650B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- program
- data
- loaded
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、ローデイングしたマイクロプログラ
ムまたはピコプログラムなどのプログラムのチエ
ツク方式に関する。
ムまたはピコプログラムなどのプログラムのチエ
ツク方式に関する。
従来技術と問題点
マイクロプログラム方式の計算機においては動
作先立つてマイクロ（micro）またはピコ
（pico）プログラムをCS（コントロールストーリ
ツジ）にローデイングするが、このとき予定の
CSのアドレスへプログラムデータが正しくロー
デイングされたか否かをチエツクし、誤つて別の
アドレスへプログラムデータがロードされたりす
ることはないようにする必要があり、アドレスお
よびプログラムの個々のデータ（内容）のエラー
はパリテイチエツクで監視するが、例えばプログ
ラムローデイング時に用いるアドレスレジスタが
１ビツトハードエラーを生じていたりすると予定
外の所にプログラムがローデイングされ、障害を
起す可能性がある。そこでプログラムをロードし
たら同じアドレスを用いて読出しを行ない、書込
んだときのプログラムデータと読出したプログラ
ムデータとを比較して両者が一致しているか否か
をチエツクする方式が採用されている。これは当
該プログラムの全アドレスについて行なうのでロ
ーデイング以上の時間を要し、マイクロ又はピコ
プログラムが大きくなればなる程所要時間が大に
なつて問題である。
作先立つてマイクロ（micro）またはピコ
（pico）プログラムをCS（コントロールストーリ
ツジ）にローデイングするが、このとき予定の
CSのアドレスへプログラムデータが正しくロー
デイングされたか否かをチエツクし、誤つて別の
アドレスへプログラムデータがロードされたりす
ることはないようにする必要があり、アドレスお
よびプログラムの個々のデータ（内容）のエラー
はパリテイチエツクで監視するが、例えばプログ
ラムローデイング時に用いるアドレスレジスタが
１ビツトハードエラーを生じていたりすると予定
外の所にプログラムがローデイングされ、障害を
起す可能性がある。そこでプログラムをロードし
たら同じアドレスを用いて読出しを行ない、書込
んだときのプログラムデータと読出したプログラ
ムデータとを比較して両者が一致しているか否か
をチエツクする方式が採用されている。これは当
該プログラムの全アドレスについて行なうのでロ
ーデイング以上の時間を要し、マイクロ又はピコ
プログラムが大きくなればなる程所要時間が大に
なつて問題である。
発明の目的
本発明はローデイングしたプログラムを比較的
短時間でしかもアドレスレジスタのハードエラー
などは確実に検出できるチエツク方式を提供しよ
うとするものである。
短時間でしかもアドレスレジスタのハードエラー
などは確実に検出できるチエツク方式を提供しよ
うとするものである。
発明の構成
本発明は複数個の２進ビツトからなるアドレス
情報でロードアドレスを順次指定してストーリツ
ジにロードしたプログラムをチエツクする方式に
おいて、該アドレスの複数のビツトのうちの１つ
のみが１、０の一方である全てのアドレスをチエ
ツクポイントアドレスとし、プログラムロード後
に該チエツクポイントアドレスのプログラムデー
タを読出してロード時のそれと比較し、その一
致、不一致によりアドレスとプログラムロードデ
ータとの関係の正常、異常をチエツクすることを
特徴とするものであるが、次に実施例を参照しな
がらこれを詳細に説明する。
情報でロードアドレスを順次指定してストーリツ
ジにロードしたプログラムをチエツクする方式に
おいて、該アドレスの複数のビツトのうちの１つ
のみが１、０の一方である全てのアドレスをチエ
ツクポイントアドレスとし、プログラムロード後
に該チエツクポイントアドレスのプログラムデー
タを読出してロード時のそれと比較し、その一
致、不一致によりアドレスとプログラムロードデ
ータとの関係の正常、異常をチエツクすることを
特徴とするものであるが、次に実施例を参照しな
がらこれを詳細に説明する。
発明の実施例
第１図は本発明の実施例を示し、PSはピコプ
ログラムをロードされるストーリツジ、PSRは
読出したデータを格納するレジスタ、MPXはマ
ルチプレクサである。ストーレツジPSは本例で
は4Kメモリと2Kメモリの２つからなり、アドレ
スは前者が0000〜0FFFを、後者は1000〜17FFを
使用する。プログラムロードのときはピコプログ
ラムデータがデータバスDBを通して送られ、ま
た書込み先アドレスADDがレジスタPSRのENA
及びNA部へセツトされる。この処理はサービス
プロセツサ（SVP）が行なう。マルチプレクサ
MPXはレジスタPASLにセツトされる２ビツト
により４通りに制御され、プログラムロード時は
レジスタPSRのENA，NA部のアドレスがMPX
を介してストーリツジPSに加わり、該アドレス
により指定されたPSの記憶領域にピコプログラ
ムデータが書込まれる。ピコプログラムはオペコ
ードとオペランドからなり、後者には次のピコプ
ログラムのアドレスが含まれる。これはPSを読
出したときレジスタPSRのNA及びEMA部分に
ストアされる。ENAは１ビツトからなり、その
１、０でメモリ4K、2Kのいずれかを指定し、
NAはメモリ4Kまたは2K内のアドレス000〜FFF
を指定する。プログラムのローデイング、その後
の正、誤チエツクを本発明では次のように行な
う。
ログラムをロードされるストーリツジ、PSRは
読出したデータを格納するレジスタ、MPXはマ
ルチプレクサである。ストーレツジPSは本例で
は4Kメモリと2Kメモリの２つからなり、アドレ
スは前者が0000〜0FFFを、後者は1000〜17FFを
使用する。プログラムロードのときはピコプログ
ラムデータがデータバスDBを通して送られ、ま
た書込み先アドレスADDがレジスタPSRのENA
及びNA部へセツトされる。この処理はサービス
プロセツサ（SVP）が行なう。マルチプレクサ
MPXはレジスタPASLにセツトされる２ビツト
により４通りに制御され、プログラムロード時は
レジスタPSRのENA，NA部のアドレスがMPX
を介してストーリツジPSに加わり、該アドレス
により指定されたPSの記憶領域にピコプログラ
ムデータが書込まれる。ピコプログラムはオペコ
ードとオペランドからなり、後者には次のピコプ
ログラムのアドレスが含まれる。これはPSを読
出したときレジスタPSRのNA及びEMA部分に
ストアされる。ENAは１ビツトからなり、その
１、０でメモリ4K、2Kのいずれかを指定し、
NAはメモリ4Kまたは2K内のアドレス000〜FFF
を指定する。プログラムのローデイング、その後
の正、誤チエツクを本発明では次のように行な
う。
第２図はこの処理を示すフローチヤートであ
り、この図を参照しながら先ずローデイングを説
明すると、フアイル（プログラム）ロードに当つ
てはフアイル長の読込みなどを行ない、本例では
フアイルは一度にロードするには長過ぎるので分
割し、先ずバツフアに入るだけのフアイルデータ
を該バツフアに取り込む。次いでストーレツジ
PSのアドレスの設定を行ない、データバスBDを
介してストーリツジPSにバツフアに取込んだデ
ータを書込む。書込んだデータは一旦、PSRに
読出し、パリテイチエツクを行ないデータ自身に
異常がないか否かチエツクする。本発明ではスト
ーレツジPSに書込んだプログラムの各データ
（命令）の全てを読出して照合比較するのではな
く、アドレスが特定のもの（チエツクポイントと
いう）のみ照合比較する。そこでプログラムロー
ド時に現在の書込みアドレスが、チエツクポイン
トアドレスか否かをチエツクし、YESならその
書込みデータをメモリ等に別途記憶する。NOな
ら記憶はせず、そしてかゝる処理後にアドレスを
更新し、バツフアに取込んだ全データをストーレ
ツジPSに書込む。バツフアに取込んだデータが
空になつたら次のフアイルデータを該バツフアに
取込み、それを同様操作でストーリツジPSに書
込み、かゝる操作を繰返してプログラムデータの
全てをPSにロードする。チエツクポイントは、
アドレスが図示の例のように２進化10進む符号
（BCDC）の４個からなるなら、次のように選ぶ。
り、この図を参照しながら先ずローデイングを説
明すると、フアイル（プログラム）ロードに当つ
てはフアイル長の読込みなどを行ない、本例では
フアイルは一度にロードするには長過ぎるので分
割し、先ずバツフアに入るだけのフアイルデータ
を該バツフアに取り込む。次いでストーレツジ
PSのアドレスの設定を行ない、データバスBDを
介してストーリツジPSにバツフアに取込んだデ
ータを書込む。書込んだデータは一旦、PSRに
読出し、パリテイチエツクを行ないデータ自身に
異常がないか否かチエツクする。本発明ではスト
ーレツジPSに書込んだプログラムの各データ
（命令）の全てを読出して照合比較するのではな
く、アドレスが特定のもの（チエツクポイントと
いう）のみ照合比較する。そこでプログラムロー
ド時に現在の書込みアドレスが、チエツクポイン
トアドレスか否かをチエツクし、YESならその
書込みデータをメモリ等に別途記憶する。NOな
ら記憶はせず、そしてかゝる処理後にアドレスを
更新し、バツフアに取込んだ全データをストーレ
ツジPSに書込む。バツフアに取込んだデータが
空になつたら次のフアイルデータを該バツフアに
取込み、それを同様操作でストーリツジPSに書
込み、かゝる操作を繰返してプログラムデータの
全てをPSにロードする。チエツクポイントは、
アドレスが図示の例のように２進化10進む符号
（BCDC）の４個からなるなら、次のように選ぶ。
0000
0001 0010 0100
0002 0020 0200
0004 0040 0400
0008 0080 0800
1001 1010 1100
1002 1020 1200
1004 1040 1400
1008 1080
これはBCDC符号の各符号（２進４ビツト）に
対し、次のようなポイント即ち４桁のうちの各１
桁のみが１のポイントということである。
対し、次のようなポイント即ち４桁のうちの各１
桁のみが１のポイントということである。
0001、0010、0100、1000
ストーリツジPSは4Kと2Kからなり、この切換
はBCDC4符号の第１符号（これは２進１ビツト
でよい）で行ない、該符号が０なら4K側、１な
ら2K側である。第１図のENAはこの切換用ビツ
トであるので２進１ビツトで充分である。NAは
アドレス000〜FFFを示すので２進12ビツトから
なる。
はBCDC4符号の第１符号（これは２進１ビツト
でよい）で行ない、該符号が０なら4K側、１な
ら2K側である。第１図のENAはこの切換用ビツ
トであるので２進１ビツトで充分である。NAは
アドレス000〜FFFを示すので２進12ビツトから
なる。
かゝるアドレスつまりチエツクポイントアドレ
スをPSRのENA、NA部からマルチプレクサ
MPXを介してストーリツジPSに加え、レジスタ
PSRに読出し、これを先にストアした書込みデ
ータと比較し、一致しておれば正常であるから次
のチエツクポイントアドレスを加えて読出し、比
較を行ない、不一致であれば異常であるからその
不一致アドレスをCRTなどに表示する。これら
全チエツクポイントアドレスに亘つて行なう。
スをPSRのENA、NA部からマルチプレクサ
MPXを介してストーリツジPSに加え、レジスタ
PSRに読出し、これを先にストアした書込みデ
ータと比較し、一致しておれば正常であるから次
のチエツクポイントアドレスを加えて読出し、比
較を行ない、不一致であれば異常であるからその
不一致アドレスをCRTなどに表示する。これら
全チエツクポイントアドレスに亘つて行なう。
かゝる読出し、比較によるチエツクであると、
ロードアドレスの各ビツトにつき１回の照合であ
るから全アドレス読出し照合に比べて照合回数は
極めて少なく、従つて所要時間は僅少で済む。し
かもロードアドレスの各ビツトについてチエツク
するので、これらの組合せである全アドレスに亘
てロードアドレスが生常であることを期待でき
る。
ロードアドレスの各ビツトにつき１回の照合であ
るから全アドレス読出し照合に比べて照合回数は
極めて少なく、従つて所要時間は僅少で済む。し
かもロードアドレスの各ビツトについてチエツク
するので、これらの組合せである全アドレスに亘
てロードアドレスが生常であることを期待でき
る。
アドレスレジスタのハードエラーにはあるビツ
トが０に縮退している、及び１に縮退しているの
２通りがある。今、かゝるエラーを生じているの
は最下位ビツトであり、該ビツトは０に縮退して
いるとするとロードアドレス0000のプログラムデ
ータとロードアドレス0001のプログラムデータが
同じアドレス0000に書込まれてしまい、データは
破壊される。本発明にようにアドレスの各ビツト
につき当該ビツトのみが１であるアドレスをチエ
ツクポイントとすると、該ビツトが０に縮退して
いると該ビツトが１のチエツクポイントでのチエ
ツク時に異常が検出され、該ビツトが１に縮退し
ていると該チエツクポイント以外のチエツク時に
異常が検出され、結局１、０のいずれに縮退して
いてもエラー検出される。またこのチエツクポイ
ントアドレスは１ビツトを１にしたものからなる
が、反転させて１ビツトを０にしたものとしても
よい。なお第１図のFEはフロントエンド、CSは
コントロールストーリツジを示し、PSに入力す
る他のアドレス信号である。
トが０に縮退している、及び１に縮退しているの
２通りがある。今、かゝるエラーを生じているの
は最下位ビツトであり、該ビツトは０に縮退して
いるとするとロードアドレス0000のプログラムデ
ータとロードアドレス0001のプログラムデータが
同じアドレス0000に書込まれてしまい、データは
破壊される。本発明にようにアドレスの各ビツト
につき当該ビツトのみが１であるアドレスをチエ
ツクポイントとすると、該ビツトが０に縮退して
いると該ビツトが１のチエツクポイントでのチエ
ツク時に異常が検出され、該ビツトが１に縮退し
ていると該チエツクポイント以外のチエツク時に
異常が検出され、結局１、０のいずれに縮退して
いてもエラー検出される。またこのチエツクポイ
ントアドレスは１ビツトを１にしたものからなる
が、反転させて１ビツトを０にしたものとしても
よい。なお第１図のFEはフロントエンド、CSは
コントロールストーリツジを示し、PSに入力す
る他のアドレス信号である。
本発明のチエツク方式は特にロードアドレスが
正常かのチエツクに有効であり、多数のステツプ
からなるプログラムのロード結果のチエツクに効
果がある。エラーはこの他にノイズ混入などによ
るプログラムデータエラーなどもあるが、これは
本発明の実施例においては、ロードしたデータを
その度に毎回PSRに読出し、PSRのパリテイチ
エツクを行なうことで１ビツトエラーなら検出可
能となつている。メモリセルのハードエラーによ
る障害もあるが、一般にこの種のエラーはメモリ
セル群の１行又は１列の可成りの部分に亘つて連
続して発生することが多く、サンプリングチエツ
クである本発明でも検出できる可能性が大きい。
正常かのチエツクに有効であり、多数のステツプ
からなるプログラムのロード結果のチエツクに効
果がある。エラーはこの他にノイズ混入などによ
るプログラムデータエラーなどもあるが、これは
本発明の実施例においては、ロードしたデータを
その度に毎回PSRに読出し、PSRのパリテイチ
エツクを行なうことで１ビツトエラーなら検出可
能となつている。メモリセルのハードエラーによ
る障害もあるが、一般にこの種のエラーはメモリ
セル群の１行又は１列の可成りの部分に亘つて連
続して発生することが多く、サンプリングチエツ
クである本発明でも検出できる可能性が大きい。
発明の効果
以上説明したように本発明によれば、マイクロ
プログラム方式の計算機において照合回数を減少
してロードプログラムのチエツク所要時間を短縮
でき、しかも可及的に確実なハードエラー検出を
することができる利点が得られる。
プログラム方式の計算機において照合回数を減少
してロードプログラムのチエツク所要時間を短縮
でき、しかも可及的に確実なハードエラー検出を
することができる利点が得られる。
第１図は本発明の実施例を示すブロツク図、第
２図は操作を示すフローチヤートである。 図面でPSはプログラムをロードされるストー
リツジ、PSRはレジスタ、MPXはマルチプレク
サである。
２図は操作を示すフローチヤートである。 図面でPSはプログラムをロードされるストー
リツジ、PSRはレジスタ、MPXはマルチプレク
サである。
Claims (1)
- １ 複数個の２進ビツトからなるアドレス情報で
ロードアドレスを順次指定してストーリツジにロ
ードしたプログラムをチエツクする方式におい
て、該アドレスの複数のビツトのうちの１つのみ
が１、０の一方である全てのアドレスをチエツク
ポイントアドレスとし、プログラムロード後に該
チエツクポイントアドレスのプログラムデータを
読出してロード時のそれと比較し、その一致、不
一致によりアドレスとプログラムロードデータと
の関係の正常、異常をチエツクすることを特徴と
したプログラムのチエツク方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19838582A JPS5987554A (ja) | 1982-11-12 | 1982-11-12 | ロ−ドしたプログラムのチエツク方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19838582A JPS5987554A (ja) | 1982-11-12 | 1982-11-12 | ロ−ドしたプログラムのチエツク方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5987554A JPS5987554A (ja) | 1984-05-21 |
| JPS6330650B2 true JPS6330650B2 (ja) | 1988-06-20 |
Family
ID=16390240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19838582A Granted JPS5987554A (ja) | 1982-11-12 | 1982-11-12 | ロ−ドしたプログラムのチエツク方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5987554A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5346237A (en) * | 1976-10-08 | 1978-04-25 | Canon Inc | Electronic device having memory unit capable of write-in and readout |
| JPS5430742A (en) * | 1977-08-11 | 1979-03-07 | Mitsubishi Electric Corp | Memory control system |
-
1982
- 1982-11-12 JP JP19838582A patent/JPS5987554A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5987554A (ja) | 1984-05-21 |
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