JPS5987555A - マイクロプログラム・ロムのハッシュ・トータル・チェック方法 - Google Patents
マイクロプログラム・ロムのハッシュ・トータル・チェック方法Info
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- JPS5987555A JPS5987555A JP57196120A JP19612082A JPS5987555A JP S5987555 A JPS5987555 A JP S5987555A JP 57196120 A JP57196120 A JP 57196120A JP 19612082 A JP19612082 A JP 19612082A JP S5987555 A JPS5987555 A JP S5987555A
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- JP
- Japan
- Prior art keywords
- rom
- data
- microprogram
- microprogram rom
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- Prior art date
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマイクロコンビーータの外付けのマイクロプロ
グラム・ロムに記憶されているデータを順次加算して合
計値をチェックするいわゆるノ・ッシュ・トータル・チ
ェックを行なうための方式に関するものである。
グラム・ロムに記憶されているデータを順次加算して合
計値をチェックするいわゆるノ・ッシュ・トータル・チ
ェックを行なうための方式に関するものである。
従来、この様なマイクロプログラム・ロムが内蔵されて
いないマイクロコンピュータでは、外付けのマイクロプ
ログラム・ロムに記憶された内容を参照できるのはその
プログラムを格納している被−ノ内、及び格納波−ジか
ら３ページ目のベージ内と言う制限があり、マイクロプ
ログラム・ロムのバッジ−・トータル・チェックを行な
うのに複雑力つステップ数の多いプログラムを作成する
カするいはハツシュ・トータル・チェックを行なってい
なかった。
いないマイクロコンピュータでは、外付けのマイクロプ
ログラム・ロムに記憶された内容を参照できるのはその
プログラムを格納している被−ノ内、及び格納波−ジか
ら３ページ目のベージ内と言う制限があり、マイクロプ
ログラム・ロムのバッジ−・トータル・チェックを行な
うのに複雑力つステップ数の多いプログラムを作成する
カするいはハツシュ・トータル・チェックを行なってい
なかった。
本発明はこの点に鑑みてなされたもので、マイクロコン
ピユータがセット及びリセット可能なマイクロプログラ
ム・ロムに記憶されたデータの読み出し中を示す信号と
マイクロコンピータがマイクロプログラム・ロムに記憶
されたプログラムを読み出すための信号とマイクロコン
ピュータがデータバス上のデータを読むだめの信号とを
結合しその結合した信号をマイクロゾログラム・ロムの
チップイネーブル端子に接続した回路を構成しマイクロ
プログラム・ロムに記憶された内容を単にハツシュ・ト
ータル値を求めるだめのデータとして読むときにはマイ
クロプログラム・ロムをプログラムメモリとしてではな
く普通の外部記憶装置として取扱い、外部記憶装置読み
出し命令を使用することでマイクロプログラム・ロムに
記憶されたデータを読むもので、これによって簡単かつ
ステップ数の少ないプログラムで実現できるマイクロプ
ログラム・ロムのハツシュ・トータル・チェックに必要
な方式を提供するものである。
ピユータがセット及びリセット可能なマイクロプログラ
ム・ロムに記憶されたデータの読み出し中を示す信号と
マイクロコンピータがマイクロプログラム・ロムに記憶
されたプログラムを読み出すための信号とマイクロコン
ピュータがデータバス上のデータを読むだめの信号とを
結合しその結合した信号をマイクロゾログラム・ロムの
チップイネーブル端子に接続した回路を構成しマイクロ
プログラム・ロムに記憶された内容を単にハツシュ・ト
ータル値を求めるだめのデータとして読むときにはマイ
クロプログラム・ロムをプログラムメモリとしてではな
く普通の外部記憶装置として取扱い、外部記憶装置読み
出し命令を使用することでマイクロプログラム・ロムに
記憶されたデータを読むもので、これによって簡単かつ
ステップ数の少ないプログラムで実現できるマイクロプ
ログラム・ロムのハツシュ・トータル・チェックに必要
な方式を提供するものである。
以下実施例に従って詳細に説明する。
第１図は本発明の一実施例の構成を示す回路図であり、
第２図及び第３図はそれぞれその動作を説明するだめの
タイムチャート及びフローチャートである。
第２図及び第３図はそれぞれその動作を説明するだめの
タイムチャート及びフローチャートである。
第１図において、１はマイクロコンピュータ。
２はアドレス・ラッチ回路、３はマイクロプログラム・
ロム、４はアンド・ケゞ−ト、５はインバータ回路、６
はオア・ゲートである。
ロム、４はアンド・ケゞ−ト、５はインバータ回路、６
はオア・ゲートである。
望ましくはマイクロコンピュータ１はインテル社製８０
３９マイクロコン２ユータであり、アドレス・ラッチ回
路２は５Ｎ７４Ｌ８３７３であり、マイクロプログラム
・ロム３はインテル社製２７３２イー・ビー・ロム（再
書き込み可能読み出し専用メモリ）である。
３９マイクロコン２ユータであり、アドレス・ラッチ回
路２は５Ｎ７４Ｌ８３７３であり、マイクロプログラム
・ロム３はインテル社製２７３２イー・ビー・ロム（再
書き込み可能読み出し専用メモリ）である。
マイクロコンピュータ１は周知の如く演算部７゜レジス
タ８．データ格納部９．アキュムレータ１０、■ノ角（
イン・アウトプット）ポート１１゜コントロール部１２
．内部パス１３及び命令解析部２７から構成されている
。
タ８．データ格納部９．アキュムレータ１０、■ノ角（
イン・アウトプット）ポート１１゜コントロール部１２
．内部パス１３及び命令解析部２７から構成されている
。
ライン１４に接続されたＩ１０ポート１１のＡポートと
ライン１５に接続されたＩ１０ポート１１のＢポートは
出力部にラッチ回路を有しているがライン１６に接続さ
れたＩ１０ポート１１のＣポートは出力部にラッチ回路
がなく外部にマイクロプログラム・ロム用のアドレスラ
ッチ回路２を持っている。
ライン１５に接続されたＩ１０ポート１１のＢポートは
出力部にラッチ回路を有しているがライン１６に接続さ
れたＩ１０ポート１１のＣポートは出力部にラッチ回路
がなく外部にマイクロプログラム・ロム用のアドレスラ
ッチ回路２を持っている。
アドレスラッチ回路２のアドレスをラッチするタイミン
グ信号は、第２図（ａ）の如くマイクロコンピュータ１
のコントロミル部１２からライン２１を介して与えられ
る。
グ信号は、第２図（ａ）の如くマイクロコンピュータ１
のコントロミル部１２からライン２１を介して与えられ
る。
ライン１７及び２イン１８はマイクロプログラム・ロム
３のアドレス信号線で、ライン１９はライン１７及びラ
イン１８でアドレス指定されるマイクロプログラム・ロ
ム３のデータ信号線で、それが有効なのはライン２４を
介してマイクロプログラム・ロム３に与えられるチップ
・イネーブル信号が低レベルのときのみである。
３のアドレス信号線で、ライン１９はライン１７及びラ
イン１８でアドレス指定されるマイクロプログラム・ロ
ム３のデータ信号線で、それが有効なのはライン２４を
介してマイクロプログラム・ロム３に与えられるチップ
・イネーブル信号が低レベルのときのみである。
コントロール部１２に接続されたライン２２はマイクロ
コンピュータ１がマイクロプログラム・ロム３に記憶さ
れたプログラムを読むための信号線であり又、ライ／２
３はマイクロコンピータ１がマイクロプログラム・ロム
３を外部記憶装置としてそこに記憶されたデータを読む
だめの信号線である。
コンピュータ１がマイクロプログラム・ロム３に記憶さ
れたプログラムを読むための信号線であり又、ライ／２
３はマイクロコンピータ１がマイクロプログラム・ロム
３を外部記憶装置としてそこに記憶されたデータを読む
だめの信号線である。
尚、ライン１４及びライン１５の他端は本発明に直接関
係のない制御装置に接続される。
係のない制御装置に接続される。
次に第２図のタイムチャートを参考にして外部記憶装置
読み出し命令すなわちマイクロコンピュータ１がマイク
ロプログラム・ロム３に記憶されているデータを読む第
３図○のステツブにおいて行なわれる動作について述べ
る。
読み出し命令すなわちマイクロコンピュータ１がマイク
ロプログラム・ロム３に記憶されているデータを読む第
３図○のステツブにおいて行なわれる動作について述べ
る。
この様な外部記憶装置に記憶されているデータを読む命
令は第２図（ａ）に示す様に命令フェッチサイクルのと
Ｉ１０リードサイクル■の２マシンサイクルで処理され
る。
令は第２図（ａ）に示す様に命令フェッチサイクルのと
Ｉ１０リードサイクル■の２マシンサイクルで処理され
る。
先ず、命令フェッチサイクル■でマイクロコンピュータ
１の次に行なう命令を格納しているマイクロプログラム
・ロム３のアドレスを示す第２図（ｄ）のプログラムカ
ラ／りの内容Ｏの下位部がマイクロコンピュータ１のコ
ントロール部１２からライン２１を介してラッチ回路２
に与えられる第２図（、）のアドレス・ラッチ・イネー
ブル信号によってアドレスラッチ回路２にラッチされる
。尚命令フェッチの間第２図（ｄ）の■の上位部はマイ
クロコンピュータ１によってライン１７上に安定して出
力されている。前記アドレス・ラッチ回路２にラッチさ
れた信号はライン１８を介してマイクロプログラム・ロ
ム３に与えられ、前記ライン１７上の信号とともにマイ
クロプログラム・ロム３に記憶されたフ０ログラムの格
納番地を示すだめのアドレス信号として使用される。
１の次に行なう命令を格納しているマイクロプログラム
・ロム３のアドレスを示す第２図（ｄ）のプログラムカ
ラ／りの内容Ｏの下位部がマイクロコンピュータ１のコ
ントロール部１２からライン２１を介してラッチ回路２
に与えられる第２図（、）のアドレス・ラッチ・イネー
ブル信号によってアドレスラッチ回路２にラッチされる
。尚命令フェッチの間第２図（ｄ）の■の上位部はマイ
クロコンピュータ１によってライン１７上に安定して出
力されている。前記アドレス・ラッチ回路２にラッチさ
れた信号はライン１８を介してマイクロプログラム・ロ
ム３に与えられ、前記ライン１７上の信号とともにマイ
クロプログラム・ロム３に記憶されたフ０ログラムの格
納番地を示すだめのアドレス信号として使用される。
次に前記アドレス信号により指定されるマイクロプログ
ラム・ロム３の記憶場所からマイクロコンピュータ１が
次に行なう命令を内容とする第２図（ｄ）の◎のデータ
がマイクロコンピュータ１のコントロール部１２からラ
イン２２．アンドゲート４、ライン２４を介してマイク
ロプログラム・ロム３のチップ・イネーブル端子（ＣＥ
）に第２図（ｂ）のプログラム・ストア・イネーブル信
号が与えられることにより、ライン１９を介してマイク
ロコンピュータ１のＩ１０ポート１１のＣポートへ転送
され、さらにバス１３を介して命令解析部２７へ転送さ
れ命令の解析が行なわれ命令フェッチサイクルのが終了
する。
ラム・ロム３の記憶場所からマイクロコンピュータ１が
次に行なう命令を内容とする第２図（ｄ）の◎のデータ
がマイクロコンピュータ１のコントロール部１２からラ
イン２２．アンドゲート４、ライン２４を介してマイク
ロプログラム・ロム３のチップ・イネーブル端子（ＣＥ
）に第２図（ｂ）のプログラム・ストア・イネーブル信
号が与えられることにより、ライン１９を介してマイク
ロコンピュータ１のＩ１０ポート１１のＣポートへ転送
され、さらにバス１３を介して命令解析部２７へ転送さ
れ命令の解析が行なわれ命令フェッチサイクルのが終了
する。
次に前記の命令フェッチサイクル■でフェッチされた命
令に従いＩ１０リードサイクル■が始まる。
令に従いＩ１０リードサイクル■が始まる。
先ず、プログラムによって指定される、これから読むべ
きマイクロプログラム・ロム３のアドレスを示す第２図
（ｄ）の［Ｆ］の下位部が、第２図（ａ）のアドレス°
ラッチ・イネーブル信号でアドレス・ラッチ回路２′に
ラッチされる。
きマイクロプログラム・ロム３のアドレスを示す第２図
（ｄ）の［Ｆ］の下位部が、第２図（ａ）のアドレス°
ラッチ・イネーブル信号でアドレス・ラッチ回路２′に
ラッチされる。
尚、この時すでにマイクロプログラム・ロム３のアドレ
スを示す前記［Ｆ］の上位部アドレスは、ライン１５に
接続されたＩ１０ポート１１のＢポートにデータをセッ
トする命令でライン１５の一部を構成するライン１７上
に出力されている。例えば第３図θのステップである。
スを示す前記［Ｆ］の上位部アドレスは、ライン１５に
接続されたＩ１０ポート１１のＢポートにデータをセッ
トする命令でライン１５の一部を構成するライン１７上
に出力されている。例えば第３図θのステップである。
又、前述命令で同時にライン１５のライン１７を除いた
内の１本のライン２θ上にマイクロプログラム・ロム３
に記憶されているデータの読み出し中を示す第２図（ｅ
）の高レベル信号が出力される。
内の１本のライン２θ上にマイクロプログラム・ロム３
に記憶されているデータの読み出し中を示す第２図（ｅ
）の高レベル信号が出力される。
次に、前記でラッチされた第２図（ｄ）の［Ｆ］の上位
部と下位部のアドレス信号は、ライン１７及びライン１
８を介してマイクロプログラム・ロム３に与えられ、そ
のアドレスにより指定されるマイクロプログラム・ロム
３のデータ記憶場所から第２図（ｄ）に示すデータ［Ｆ
］が読み出される準備ができる。
部と下位部のアドレス信号は、ライン１７及びライン１
８を介してマイクロプログラム・ロム３に与えられ、そ
のアドレスにより指定されるマイクロプログラム・ロム
３のデータ記憶場所から第２図（ｄ）に示すデータ［Ｆ
］が読み出される準備ができる。
マイクロコンピュータ１が、コントロール部１２を介し
てライン２３上に第２図（ｃ）の外部記憶装置読み出し
命令を出力すると、前述のライン２０上に出力された高
レベルのマイクロプログラム・ロム３に記憶されている
データの読み出し中を示す第２図（ｃ）の信号がインバ
ータゲート５により論理演算され、ライン２６上に出力
される低レベルの信号と前記ライン２３上の外部記憶装
置読み出し命令信号とがオア・ゲート６によって論理和
演算され、第２図（ｃ）が遅延された如き信号がライン
２５．アンドゲート４及びライン２４を介してマイクロ
プログラム・ロム３のチップ・イネーブル端子（ＣＥ）
へ与えられ、前述のライン１７及びライン１８でアドレ
ス指定されるマイクロプログラム・ロム３のデータ記憶
場所から第２図（ｄ）に示すデータ［Ｆ］がライン１９
及びＩ１０ポート１１のｃ、ｔｒ−トを介してマイクロ
コンピュータ１に与えられる。
てライン２３上に第２図（ｃ）の外部記憶装置読み出し
命令を出力すると、前述のライン２０上に出力された高
レベルのマイクロプログラム・ロム３に記憶されている
データの読み出し中を示す第２図（ｃ）の信号がインバ
ータゲート５により論理演算され、ライン２６上に出力
される低レベルの信号と前記ライン２３上の外部記憶装
置読み出し命令信号とがオア・ゲート６によって論理和
演算され、第２図（ｃ）が遅延された如き信号がライン
２５．アンドゲート４及びライン２４を介してマイクロ
プログラム・ロム３のチップ・イネーブル端子（ＣＥ）
へ与えられ、前述のライン１７及びライン１８でアドレ
ス指定されるマイクロプログラム・ロム３のデータ記憶
場所から第２図（ｄ）に示すデータ［Ｆ］がライン１９
及びＩ１０ポート１１のｃ、ｔｒ−トを介してマイクロ
コンピュータ１に与えられる。
今まではマイクロプログラム・ロム３を、外部記憶装置
としてそこに記憶されているデータをマイクロコンピュ
ータ１が読むだめの回路と方法について述べたが、以下
にこの回路と方法を使ったハツシュ・トータル・チェッ
クについて第３図を参考にして詳述する。以下に記述す
るレジスタとはマイクロコンピュータ１の内部のし・ゾ
スタ８の構成要素である。
としてそこに記憶されているデータをマイクロコンピュ
ータ１が読むだめの回路と方法について述べたが、以下
にこの回路と方法を使ったハツシュ・トータル・チェッ
クについて第３図を参考にして詳述する。以下に記述す
るレジスタとはマイクロコンピュータ１の内部のし・ゾ
スタ８の構成要素である。
先ず、■のステップでマイクロプログラム・ロム３に記
憶されているデータを読み出すための下位アドレスを記
憶しているレジスタＯとハツシュ・トータル値を記憶し
ているレジスタ２をクリアする。次に＠のステップでマ
イクロプログラム・ロム３に記憶されているデータの読
み出し中を示すリード・フラグとマイクロプログラムＯ
ロム３の上位アドレスを記憶しているレジスタ１にリー
ド・フラグ以外は′０″のデータをセットする。
憶されているデータを読み出すための下位アドレスを記
憶しているレジスタＯとハツシュ・トータル値を記憶し
ているレジスタ２をクリアする。次に＠のステップでマ
イクロプログラム・ロム３に記憶されているデータの読
み出し中を示すリード・フラグとマイクロプログラムＯ
ロム３の上位アドレスを記憶しているレジスタ１にリー
ド・フラグ以外は′０″のデータをセットする。
次にＯのステップでレジスタ１に記憶されているリード
・フラグとてイクロプログラム・ロム３の上位アドレス
をライン１５に接続されたＢポートにセットする。この
時ライン２０上にはリード・フラグ信号が、又、ライン
１７上にはマイクロプログラム・ロム３の上位アドレス
が出力される。
・フラグとてイクロプログラム・ロム３の上位アドレス
をライン１５に接続されたＢポートにセットする。この
時ライン２０上にはリード・フラグ信号が、又、ライン
１７上にはマイクロプログラム・ロム３の上位アドレス
が出力される。
次に＠のステップでレジスタ０に記憶されているデータ
をマイクロプログラム・ロム３の下位アドレスとして外
部記憶装置読み出し命令を使用し前記の回路でマイクロ
プログラム・ロム３のレジスタ０とレジスタ１が示すア
ドレスに記憶されているデータをマイクロコンピータ１
のＩｌｏ 、ｇ −ト１１を介してアキュムレータ１０
に格納する。次に■のステップで前述のアキュムレータ
の内容とハツシュ・トータル値を記憶しているレジスタ
２の内容を加算しレジスタ２に格納する。次にＯのステ
ップ０でマイクロプログラム・ロム３の下位アドレスを
記憶しているレジスタＯに１を加Ｎｕマイクロプログラ
ム・ロム３の下位アドレスを１だけ更新する。次に■の
ステップで１に−・ゾ分（例えば２５６バイト）のハツ
シュトータルチェックが終了したかどうかを判定し、終
了していなかったら○のステップへ戻り、終了しだら■
のステップ０へ進みマイクロプログラム・ロム３の上位
アドレスを記憶しているし・ソスタ１に１を加算してマ
イクロッ０ログラム・ロム３の上位アドレスを１だけ更
新する。次にステップ■でマイクロ７０ログラム・ロム
３に記憶されている全てのデータのハ。
をマイクロプログラム・ロム３の下位アドレスとして外
部記憶装置読み出し命令を使用し前記の回路でマイクロ
プログラム・ロム３のレジスタ０とレジスタ１が示すア
ドレスに記憶されているデータをマイクロコンピータ１
のＩｌｏ 、ｇ −ト１１を介してアキュムレータ１０
に格納する。次に■のステップで前述のアキュムレータ
の内容とハツシュ・トータル値を記憶しているレジスタ
２の内容を加算しレジスタ２に格納する。次にＯのステ
ップ０でマイクロプログラム・ロム３の下位アドレスを
記憶しているレジスタＯに１を加Ｎｕマイクロプログラ
ム・ロム３の下位アドレスを１だけ更新する。次に■の
ステップで１に−・ゾ分（例えば２５６バイト）のハツ
シュトータルチェックが終了したかどうかを判定し、終
了していなかったら○のステップへ戻り、終了しだら■
のステップ０へ進みマイクロプログラム・ロム３の上位
アドレスを記憶しているし・ソスタ１に１を加算してマ
イクロッ０ログラム・ロム３の上位アドレスを１だけ更
新する。次にステップ■でマイクロ７０ログラム・ロム
３に記憶されている全てのデータのハ。
シュ・）・−タル値が求められたかを判定し、まだ全て
は終了していなかったらθのステップへ戻り、全て求め
られたなら■のステップへ進み求めたバッジ−・トータ
ル値が所定の値になっていれば正常に終了したことにな
り、もしハツシュ・トータル値が所定の値になっていな
ければ異常に終了したことになる。
は終了していなかったらθのステップへ戻り、全て求め
られたなら■のステップへ進み求めたバッジ−・トータ
ル値が所定の値になっていれば正常に終了したことにな
り、もしハツシュ・トータル値が所定の値になっていな
ければ異常に終了したことになる。
以上詳細に説明した様に、本発明によれば、マイクロコ
ンピュータによりセット及びリセット可能なマイクロプ
ログラム・ロムに記憶されたデータの読み出し中を示す
信号とマイクロコンピュータがマイクロプログラム・ロ
ムに記憶されたフ０ログラムを読み出すだめの信号とマ
イクロコンピュータがマイクロプログラム・ロムを外部
記憶装置としてそこに記憶されたデータを読むだめの信
号とを論理的に演算し、マイクロッ０ログラム・ロムの
出力データの有効・無効を制御するチップ・イネーブル
端子に前記論理演算して得た信号を接続した回路を備え
、前記マイクロコンピュータが前記マイクロプログラム
・ロムに記憶された内容を読むときに、その内容を７°
ログラムとノ・ッシー・トータル値を求めるだめのデー
タとに切替可能とすることによりマイクロッ０ログラム
・ロムのノ１ッシー・トータル・チェックが簡単かつス
テップ数の少ないプログラムで実現できる。
ンピュータによりセット及びリセット可能なマイクロプ
ログラム・ロムに記憶されたデータの読み出し中を示す
信号とマイクロコンピュータがマイクロプログラム・ロ
ムに記憶されたフ０ログラムを読み出すだめの信号とマ
イクロコンピュータがマイクロプログラム・ロムを外部
記憶装置としてそこに記憶されたデータを読むだめの信
号とを論理的に演算し、マイクロッ０ログラム・ロムの
出力データの有効・無効を制御するチップ・イネーブル
端子に前記論理演算して得た信号を接続した回路を備え
、前記マイクロコンピュータが前記マイクロプログラム
・ロムに記憶された内容を読むときに、その内容を７°
ログラムとノ・ッシー・トータル値を求めるだめのデー
タとに切替可能とすることによりマイクロッ０ログラム
・ロムのノ１ッシー・トータル・チェックが簡単かつス
テップ数の少ないプログラムで実現できる。
第１図は本発明に係わるマイクロプログラムＲＯＭに記
憶されたデータを読み出すだめの一例を示す回路図であ
り、第２図は第１図の動作を説明するためのタイムチャ
ートであり、第３図は第１図の回路を利用したマイクロ
プログラムＲＯＭのノ・ッシュ・トータル・チェックを
行なうだめのグログシムの一例を示すだめのフローチャ
ートである。 １・パマイクロコンピュータ、２・・・アドレスラッチ
回路、３・・・マイクロッ０ログラムＲＯＭ。 特許出願人 沖電気工業株式会社 第１図 第２図 （１）） Ｈ−−−一一−−−−−−−−−−−−−−−−−−一
−−−−−−−−−−−−−−−−−−−一−−−−−
−ｔｅ）Ｌ
憶されたデータを読み出すだめの一例を示す回路図であ
り、第２図は第１図の動作を説明するためのタイムチャ
ートであり、第３図は第１図の回路を利用したマイクロ
プログラムＲＯＭのノ・ッシュ・トータル・チェックを
行なうだめのグログシムの一例を示すだめのフローチャ
ートである。 １・パマイクロコンピュータ、２・・・アドレスラッチ
回路、３・・・マイクロッ０ログラムＲＯＭ。 特許出願人 沖電気工業株式会社 第１図 第２図 （１）） Ｈ−−−一一−−−−−−−−−−−−−−−−−−一
−−−−−−−−−−−−−−−−−−−一−−−−−
−ｔｅ）Ｌ
Claims (1)
- マイクロコンピュータと外付けのマイクロプログラム・
ロム（読み出し専用メモリ）で構成された装置において
、前記マイクロコンビーータによりセット及びリセット
可能な前記マイクロプログラム・ロムに記憶されたデー
タの読み出し中を示す信号と前記マイクロコンピュータ
が前記マイクロプログラム・ロムに記憶されたプログラ
ムを読み出すだめの信号と前記マイクロコンピュータが
データバス上のデータを読むだめの信号とを論理的に演
算し、マイクロプログラム・ロムの出力データの有効・
無効を制御するチップ・イネーブル端子に前記論理演算
して得た信号を接続した回路を備え、前記マイクロコン
ピュータが前記マイクロプログラム・ロムに記憶された
内容を読むときに、その内容をプログラムとハツシュ・
トータル値を求めるためのデータとに切替可能であるこ
とを特徴とするマイクロプログラム・ロムのノ１７シユ
パトータル・チェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57196120A JPS5987555A (ja) | 1982-11-10 | 1982-11-10 | マイクロプログラム・ロムのハッシュ・トータル・チェック方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57196120A JPS5987555A (ja) | 1982-11-10 | 1982-11-10 | マイクロプログラム・ロムのハッシュ・トータル・チェック方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5987555A true JPS5987555A (ja) | 1984-05-21 |
| JPS6319897B2 JPS6319897B2 (ja) | 1988-04-25 |
Family
ID=16352567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57196120A Granted JPS5987555A (ja) | 1982-11-10 | 1982-11-10 | マイクロプログラム・ロムのハッシュ・トータル・チェック方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5987555A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5065253A (en) * | 1987-12-25 | 1991-11-12 | Pioneer Electronic Corporation | Disk player with disk tilt or pickup position responsive noise reduction |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53127246A (en) * | 1977-04-13 | 1978-11-07 | Toshiba Corp | Control program check system |
| JPS5658197A (en) * | 1979-10-17 | 1981-05-21 | Hitachi Medical Corp | Memory data checking method |
-
1982
- 1982-11-10 JP JP57196120A patent/JPS5987555A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53127246A (en) * | 1977-04-13 | 1978-11-07 | Toshiba Corp | Control program check system |
| JPS5658197A (en) * | 1979-10-17 | 1981-05-21 | Hitachi Medical Corp | Memory data checking method |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5065253A (en) * | 1987-12-25 | 1991-11-12 | Pioneer Electronic Corporation | Disk player with disk tilt or pickup position responsive noise reduction |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6319897B2 (ja) | 1988-04-25 |
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