JPS5987869A - 電荷結合装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は単結晶半導体本体を有するＭＩＳ形の素′子を
具え、単結晶半導体本体の表面に比較的薄い誘電体層を
設け、この誘電体層がＭＩＳ素子のゲート誘電体を構成
し、この誘電体層の上に半導体本体の表面電位に影響を
与えるためのドーピングされた半導体材料から成るゲー
ト電極を形成した半導体装置に関するものである。

ＭＩＳ形の半導体素子という言葉は絶縁ゲート形電界効
果トランジスタ、電荷移送素子（ＣＯＤ及びＢＢＤ）及
び半導体本体内で電荷の移送がゲート電極により制御で
きる他の半導体装置だけでなく、ゲート電極が、殊に降
服電圧に影響するために、フィールドプレートを構成す
る半導体装置をも意味するものと理解すべきである。

半導体技術では、ゲート電極として非常にしばしば多結
晶シリコンが用いられる。このため多結晶シリコンはし
ばしば縮めてポリシリコンとかポリと呼ばれるが、この
ように多結晶シリコンがポピユラーなのは大いにポリシ
リコンがゲート電極とソース及びドレイン領、域とが同
じ７１スキング段階で画成される自己整合ＭＯＳプロセ
スに非常にゲート電極としてだけぐなく、配線のために
もポリシリコンが用いられる。

而して、就中熱消散及び８０時定数又はそのいずれか一
方をできるだけ小さく保つために、ポリシリコンの抵抗
をできるだけ低くするのが慣例であり、それには、例え
ばできるだけ高＜　＜　１ｏ２０〜１０　　原子／ＣＩ
＋？）ポリをドープしたり、適当な材料を用いてポリを
ケイ化物に変換している。

ゲート誘電体はたいていの場合シリコン酸化物により構
成されるが、このシリコン酸化物は、半導体本体自体が
シリコンから成る時は、半導体本体の表面を酸化するこ
とにより得られる。ゲート電極が電界効果装置くトラン
ジスタ又は、例えば、ＣＣＵ））のゲート電極となる時
は、厚さが０．１μｍのオーダーの酸化物層が用いられ
る。しかし、半導体装置が高電圧で動作しなければなら
ない時や、ゲート電極が降服電圧を高くするためのフィ
ールドプレートを構成する場合は、ゲート誘電体の厚さ
をもっと厚くする必要がある。

而して、ゲート誘電体の厚さを選択するに当っては、い
くつかの因子がきいてくるが、これらの因子が厚さにつ
き異なる要求を課してくることがある。このため最終的
な選択はしばしば一種の妥協により行なわれ、そこでは
種々の要求が重要さの程度に依存して大幅にあるいは小
幅に（全（満足されないこともある）満足させられる。

この結果、半導体装置の動作はしばしば第１の点では満
足のゆくものであるが、他の点では改良の必要があるこ
とがある。いくつかの例につきこれを詳し・　　く説明
する。

既知のように、ＣＯＤは一連の離散する電荷パケットが
クロック信号の影響の下に半導体本体の表面又はその近
傍に位置するチャネルを通って移送される半導体装置で
ある。クロック信号はいくつかのクロック電極に与えら
れるが、これらのクロック電極は表面を覆う酸化物層の
上に一列に配置され、各々が半導体本体と共にＭＩＳコ
ンデンサを構成する。而してクロック信号の所定の振幅
の時、電荷パケットの最大寸法がこのＭＩＳコンデンサ
の容量値によ、り決まる。一般に、例えば、ダイナミッ
クパワー又はＳＺＮ比との関係で電荷パケットはできる
だけ大きくすることが要求され、このため単位面積当り
の容量をできるだけ大きくすることが望まれる。従来技
術によれば、この要求が一層重要になってきている。蓋
し、ホトリトグラフィー技術により半導体装置の横方向
の寸法又は少なくともその種々の要素が次第に小さくで
きるようになってきているからである。

単位面積当りの電荷蓄積容量を大きくするためには、酸
化物層の厚さをできるだけ薄くすること、が望ましく、
少なくとも現在の半導体装置の製造技術の下で出力をな
お妥当なものに保ちつつできるだけ薄くすることが望ま
れる。

しかし、電荷を迅速に一つの場所からもう一つの場所に
移送するためには、電荷と先の場所の電荷を蓄積してい
る電極との間の電極的結合を解くことが望ましく、この
ような電気的結合の解離の結果、チャネル内にドリフト
電界（フリンジング電界）が形成され、このため移送プ
ロセスが改良される（速度が上がると共に損失が小さく
なるか又はそのいずれか一方が成立する）。而して、こ
の点では酸化物層はできるだけ厚い方が有利である。し
かし、ＣＯＤの製造に当っては、この点に注意が払われ
ず、酸化物層をできるだ【づ薄くして容積を大きくしよ
うとしている。

薄い酸化物と厚い酸化物が両方とも同時に欲しいことが
ある。既知のように、例えばＤ−Ｍ２Ｓ丁又はＤ　Ｓ　
Ａ　−Ｍ　ＯＳ　Ｔでは、チャネル領域とそれに続くド
リフト領域とによりソース領域とトレイン領域とが互い
に分離されている。しはしは用いられるＤ−ＭＯ８Ｔの
製造方法では、先ず「薄い」ゲート誘電体を設け、次に
ゲート電極を形成し、更にこのゲート電極をドーピング
マスクの一部としてチャネルを形成する領域並びにソー
ス及びドレイン領域を設けている。このようにして作ら
れたトランジスタでは、薄いゲート酸化物によりドリフ
ト領域がゲート電極から分離される。しかし、トランジ
スタの高周波特性の点では、ゲート電極とドリフト領域
との間の電気的結合を解くことが望ましい。而してこの
ような電気的結合の解離はドリフト領域の上に厚い酸化
物を設ければ得られる。しかし、チャネル領域の上に薄
い酸化物を正確に設けると共にトリット領域の上に厚い
酸化物を正確に設けるプロセスは非常に厳しい整合手法
を必要とし、寸法が小さくなるにつれてこれは一層困難
になってきている。この理由で、一般には、ドリフト領
域の上にも薄いゲート酸化物を設けている。

ゲート電極とトランジスタの他の部分とが重なり合うこ
とにより生ずる容量は、種々のタイプの１〜ランジスタ
で役立っており、種々の用途を有している。例えば、同
調回路の場合は、このタイプの回路でスイッチどして用
いることができるようにするために、低い「Ｏｎ」抵抗
を有し、「ｏｆｆＪ状態では容量が小さいＭｏＳトラン
ジスタが要求される。説明を簡単ならしめるため、前述
した種類の通常のＤ−ＭＯ３Ｔを用いるものと仮定する
が、この場合はトランジスタのドリフト領域に付加的注
入を行なうことにより低いＲｏｎを得ており、この結果
関連区域ではドーピングが高くなる。この注入のため、
酸化物の厚さは不変であるが、ドレイン−ゲート容量、
従ってドレイン−ソース容量も大きくなる。それ故、こ
のようなトランジスタを同調回路で使用するのに適した
ものにするため、チャネル及びドレインとゲート電極と
の間の電気的結合を解くことが望まれる。

ゲート電極と半導体本体とを電気的に離すことは、不所
望な寄生容僅の点だけでなく、他の点でも有利であるこ
とがある。

また、既知のように、高電圧トランジスタでは、所謂フ
ィールドプレート（ｆｉｅｌｄ　　ｐｌａｔｅ　）によ
り降服電圧を高くできるが、この結果表面での電界の強
さが下がる。未公開のオランダ国特許第８２００４６４
号（特願昭５．８−１６．９１８号、特開昭５８−１４
７，０６０号）明細書（この内容を参考文献としてここ
に含める）では、リサーフ原理（ｒｅｓｕｒｒ　　ｐｒ
ｉｎｃｉｐｌｅ　）と組み合わせてフィールドプレート
を用いることが述べられている。

リサーフ原理自体は、例えば、Ｐｈ１ｈｌｉｐｓＪｏｕ
ｒｎａｌ　　ｏｆ　　Ｒｅ５ｅａｒｃｈ　、　第３５巻
、第１号、第１〜３頁に載っているＪ　、　Ａ　、　Ａ
ｐｐｅｌｓ他のｒＴｌ＋ｉｎ　　Ｌａｙｅｒ　　Ｈｉｇ
ｈ　−Ｖｏｌｔａｇｅ　　Ｄｅｖｉｃｅｓ（Ｒｅｓｕｒ
ｆ　　Ｄｅｖｉｃｅｓ）　Ｊと題する論文から知ること
ができる。このようなりサーフ装置は１導電形、例えば
ｐ形の基板領域と、隣接するｎ形表面層、例えば、エビ
層とを具え、このエビ層の中に回路要素が形成されると
共に、このエビ層が基板との間にｐｎ接合を形成してい
る。そしてこの既知のりサーフ装置では、基板とエビ層
との間のｐｎ接合に高い逆電圧がかかると半導体層が完
全に空乏化されるため表面での電界の強さが相当に下が
るため降服電圧が非常に高く、所謂−次元計算値（ここ
ではｐｎ接合が平坦で無限に延在しているものとする）
に非常に近づき、等しくなることすらある。

しかし、既知のりサーフ装置には欠点があって、それは
表面層の全ドーピング（ｏｖｅｒａｌｌ　　ｄｏｐｉｎ
ｇ）が約１０１２原子／　ｃｔｌしかとれないことであ
る。この結果、既知のりサーフ装置では、時として半導
体層の電流を運ぶ能力が所望の値よりも低くなる。

そこで降服特性を保ちつつ、Ｎｄ積を大きく選べるよう
にするため、前記オランダ国特許願第８２００４６４＠
では、表面上にフィールド電極、即ち、フィールドプレ
ートを設けることが提案されている。こうすると表面層
の空乏化が、既知のりサーフ装置におけるように、基板
から生ずるだけでなく、表面からも生ずる。前記オラン
ダ国特許願の第１図及び第２図では、リサーフ形のＤ−
ＭＯ８Ｔが示されているが、ここでは前記フィールドプ
レートが夫々絶縁ゲーＩ〜とソース電極とに接続されて
いる。

しかし、これらのフィールドプレートをドリフト領域を
通過してドレインのコンタクト領域の上方にまで延在さ
せると、最大許容電圧が再び前記の基板と表面層との間
のｐｎ接合の降服電圧の計篩値よりも下に下がってしま
うおそれがある。これはドレインとトレインの直ぐ上に
あるフィールドプレートどの間の可成り薄い酸化物層に
大きな電位差がかかり、この結果酸化物層及びシリコン
又はそのいずれか一方で降服が生じ得るためである。

而してこのような降服を防ぐ方法＆まフィールドプレー
トをドレイン領域の上方まで延在させず、ドリフト領域
の一部の上方にだけ延在させることである。しかし、こ
のような方法は全ドリフト領域に亘って表面電位をフィ
ールドプレートで一重部できないという欠点を有する。

降服を防ぐもう一つの方法は、ドリフト領域の上方で少
なくとも局所的に厚い酸化物層を形成することである“
、これは２段に亘る被覆の問題を生じ、それ故適当で【
よない。このフィールドプレートにまつわる問題【より
サーフ装置で問題になるだけでなく、フィールドプレー
トを半導体本体の表面領域の上方に置き、半導体本体が
フィールドプレートに対し大きな電位差を呈する半導体
装置で一般に問題となる。

本発明の目的は就中前述した問題及び関連する問題を大
部分ないしは少なくとも大幅に除去できるゲート電極構
造を提供するにある。

このような本発明は、半導体層内の空乏層力（誘　　−
電体の空乏層と匹敵する特性を有し、ゲート電極と誘電
体との間に空乏化された半導体層が形成されると、制御
自在の誘電体の擬似的な厚い部分が得られることを認識
したことに基づいている。

本発明によれば、冒頭に記載した種類の半導体装置にお
いて、ゲート誘電体に隣接゛りるゲート電極の少なくと
も一部（以后高オーミック部と称する）が、通常の動作
状態の下で、降服を避ｕつつ、空乏層を形成することが
でき、この空乏層がゲート誘電体からゲート電極の前記
高オーミツク部内に延在し、この結果半導体本体とゲー
ト電極との間の電気的結合が一時的及び局所的又はその
いずれか一方に解けるような低いドーピング濃度と導電
形とを有するように構成したことを特徴とする。

このようにすると、固定されたイオンの電荷分布を伴な
うが、空乏層が誘電体のように振舞うため、この空乏層
が形成されている区域で誘電体層の厚さが増大し、この
結果ゲート電極と半導体本体との間の電気的結合が解か
れる。そしてこの空乏層は電界が所定の値をとる時から
所定の方向にのみ形成されるため、所定の動作状態の下
でのみ電気的結合が解け、他の動作状態の下では空乏層
が形成されず、従ってこの時はゲート電極と半導体本体
との間に強い結合が得られる。空乏層がゲート電極内に
形成される区域及び条件は、後述する諸実施例から明ら
かなように、ゲート電極のドーピングに依存して選択す
ることができる。

２．３の実施例を上げて図面につき本発明の詳細な説明
する。

図面は略図であって、寸法通りではないことに注意され
たい。

本発明に係わる半導体装置の第１の実施例はＭＩｓ形の
素子を具える電荷結合素子（ＣＯＤ）であり、第１図は
その一部を示したものであり、３個の電極を具える完全
なセルと出力部とを具えている。この半導体装置はＢＣ
ＣＤ形とかＰＣＣＤ形とか呼ばれる電荷結合素子の部類
に属し、電荷の移送が少なくとも一部半導体本体の内部
即ちバルク内で行なわれる。この目的でこの半導体装置
は一方の導電形の単結晶半導体本体（基板）１を具え、
この基板１０表面２に反対導電形の表面層３を設けであ
る。以下の説明を容易にするため、基板１はｐ形シリコ
ンから成り、表面層３はｎ形シリコンから成るものと仮
定するが、導電形を逆にしたり、シリコンの代りに他の
適当な半導体材料を用いることもできることを認める必
要がある。

基板１のドーピング濃度は、例えば１０１５原子／ｄと
１０１７原子／、ｄとの間にとる。ｎ形表面層３のドー
ピング８１度は、例えば、１０１６原子／ｄと１０１７
原子／ｄとの間にとり、またこの表面層３の厚さは０．
２μｍと０．５μｍとの間にとる。この表面層３の厚さ
とドーピング濃度とは、一般に知られているように、動
作状態の時、表面層３の厚さ全体に降服を起さずに空乏
層を形成できるように選ぶ必要がある。表面層３には更
に適当な電圧を印加できるように強くドープしたｎ形出
力区域４を設ける。表面２は誘電体層５で被覆するが、
この誘電体層５は一般にはシリコン酸化物から成る。し
かし、勿論この誘電体層は他の適当な材料の層又は複数
個の異なる材料の層を具えることもできる。

この誘電体層５の厚さは、例えば、０．０５μｌとこの
誘電体層５上にクロック電極６〜１１を形成し、これら
のクロック電極にクロック電圧を印加することにより表
面層３内に形成された電荷パケットを出力区域４に移送
できるようにする。なｄ５、図では５個の電極しか図示
していないが、実際には用途にもよるがこの数は相当に
大きくなることを認識されたい。

クロック電極６〜１１はドーピングされた半導体材料、
殊にシリコンから作る。通常の状況と対照的に、これら
のクロック電極６〜１１は弱くドープする。ドーピング
濃度と使用されるドーパントとは、通常の動作状態の下
で、降服を回避しつつ、空乏層１２を形成でき、この空
乏層１２が誘電体層５から高オーミツククロック電極の
厚さの少なくとも一部を貫ぬいて延在するように選択す
る。空乏層１２と得られる効果は後に述べる。

本例では、表面層３がｎ形であるから、クロック電極６
〜１１はｐ形にドープづる。このドーピング濃度は表面
層３と同程度の大ぎさであり、例えば、１ＯＮ５ホウ素
原子／ｄと５Ｘ１０１７ホウ素原子／ｄとの間にとる。

クロック電極６〜１１ば既知の技術に従って多結晶シリ
コン（ポリ）をデポジットし、エツチングすることによ
り作ることできる。なお、簡明ならしめるため、図示し
たクロック電極６〜１１は単層のポリで構成されている
が、１層又は３層の重なり合った電極構造をこれらのク
ロック電極に採用することができることを認識する必要
がある。

これらのクロック電ｔｆｉ　６〜１１の上側を絶縁層１
３、例えば、シリコン酸化物の層で被覆する。この絶縁
層１３は電極どうしの間を分離するのにも役立つ。

適当なドーピング濃度を決めるに当っては、この多結晶
シリコン内のトラップを考慮に入れることが望ましいこ
とがしばしばある。これらの１〜ラツプの密度は一般に
は結晶粒界で最大となる。それ故、平均密度はポリ材料
内の単結晶粒の寸法、従って特定の技術にも・依存する
。トラップの全数が活性不純物原子の全数と同程度の大
きさである時は、不純物原子から供給される自由電荷担
体の少なくとも相当部分がこれらのトラップにより再度
捕捉され、その結果結晶粒が既に自然に空乏化してしま
うことがある。ポリ内のトラップの数が大きいことによ
る不利な影響は、例えば、ドーピング濃度をトラップが
ない場合より僅かに高い程度、云い換えれば、少なくと
も単結晶シリコン内のトラップ密度と匹敵する非常に低
いトラップ密度となるように選ぶことにより回避するこ
とができる。もう一つの一層簡単な方法はそれ自体は既
知のレーザ加熱（レーザアネックス）によりデポジット
された多結晶材料を一層単結晶構造に近づけることによ
りトラップの数を無視できる程度に低いレベルに下げる
ことから成る。

動作時には、例えば、手段１４を用い、給電導体１５と
ｎ＋出力区域とを介して正の電圧をｎ形表面層３に印加
し、この表面層３をクロック電極６〜１１及び基板１が
基板電位にある時厚さ全体を貫ぬいて空乏化する。第２
図に示す時間の関数としてのクロック電圧φ１．φ２及
びφ３をクロック電極６〜１１に印加する。半導体装置
の動作を説明するために、（図示していないクロックラ
インを経て）電圧φ２をクロック電極７に印加し、電圧
φ３をクロック電極８に印加し、電圧φ１をクロック電
極９に印加する。

ｎ形表面層３がクロック電極６〜１１に対して正の電位
にあることは、表面層３内での既知の電界効果作用の伯
に、電極自体内での電界効果作用を有する。この逆電界
効果は原理的にはポリ電極を使用する時何時でも生ずる
が、既知の半導体装置ではポリ電極内のドーピングのた
め気付かれないか殆んど気付かれない。しかし、ここに
述べる本発明に係わる半導体装置では、電極のドーピン
グ濃度が表面層３内のドーピング濃度のオーダーで仮成
り弱くしかｐ形ドープされておらず、ｎ形表面層３の正
の電位はポリ電極内に空乏層１２を生じ、これは半導体
装置の電気的挙動に実際に影響を及ぼす。

注意すべきことは、空乏層１２は電極７，８及び９内に
しか図示されていないが、このような空乏層は残りの電
極内にも形成されることである。動作を説明するため、
第１図は瞬時ｔ　（第２図）での状態を示す。この瞬時
ｔにおいてクロック電圧φ２及びφ１の負のストローク
が夫々クロック電極７及び９にかけられ、クロック電圧
φ３の正のストローク（例えば、１０Ｖ）がクロック電
極８にかけられる。図にはクロック電極７からタロツク
電−８へ移送される電荷パケットが表わされているが、
この電荷パケットの一部１６ａ＆、＆既に移送され終っ
ており、一部１６ｂは未だクロック電極７の下に蓄えら
れており、これから移送する必要があるクロック電圧φ
３の正のストロークのため、クロック電極８内の空乏層
１２は小さく、例えば、少なくともクロック電極９内の
空乏層１２よりも小さい。クロック電極８内の空乏層１
２の厚さはできるだけ薄いのが好ましい。蓋し、この空
乏層の厚さは誘電体層５と共に半導体装置の電荷蓄積容
ωを決めるが、この電荷蓄積容量はできるだけ大きくす
る必要があるからである。それ故、との場合は、電荷パ
ケットの一部１６ａとクロック電極８との間に強い、容
量性の結合が存在することが望ましい。

クロツタ電極７内の空乏層１２はりＯツク電圧φ２の負
のストロークのため既に一層大きいか又はこれから一層
大きくなる。この結果、クロック電極７とこのクロック
電極７の下に存在プる電荷パケットの一部１６ｂとの間
の実効距離が一層大きくなり、クロック電極７と電荷パ
ケットの一部１６１）との間の電気的結合が少なくとも
一部はずれる。計算によりクロック電極６と８との間の
電位差のため表面層３内に電界（フリンジング電界）が
形成されることを示すことができるが、この電界はクロ
ック電極７とその下に蓄えられている電荷パケットの一
部１６ｂとの間の実効距離が長くなるため一層大きくな
る。それ故、クロック電極７内に比較的厚い空乏層１２
が形成されると、表面層３の下に隣接する部分内に電荷
の移送又は少なくとも電荷パケットの速度を決める電界
が形成される。この移送速度、従って装置の動作速度は
、高ドーピングのため動作時に空乏層が生じないか又は
殆んど生じない従来の高ドープポリ電極を使用する場合
の最大移送速度よりも相当に高くすることができる。

既に移送され終った電荷パケット１６ａの量が大きくな
るため、空乏層１２は次第に大きくなる。移送時に、電
荷パケットの一部１６ｂの寸法は電荷の移送方向で変っ
てくるが、その向きは第１図に示ずように、移送方向に
見て電荷パケットの寸法が小さくなるようなものである
。従って、空乏層１２の厚さもクロック電極７内で変わ
り、空乏層１２は左側から右側にかけて増大する。電荷
パケットの一部１６ｂが更に移送されてゆくのにつれ、
クロック電極７内の空乏層１２の厚さは一層厚くなる。

電荷パケットの一部１６１）が完全にクロック電極８の
一層にあるレジスタの次段に完全に移送され終った時、
クロック電極７内の空乏層１２の厚さはクロック電極９
内の空乏層１２の厚さに等しいか又はほとんど等しくな
る。これは移送過程において、阻止電極として働く。こ
の時電荷パケットの一部１’６　ｂはクロック電極７に
対して最大に結合を解かれ、この結果電荷パケットの一
部１６ｂの最后の残りの電荷パケットの一部１６ａへの
移送はこの時かかつている電界の影響の下に高速で行な
われる。

この時、クロック電８ｊ８とｎ形チャネル３どの間゛の
電位差が小さいため、クロック電極８内に存在する空乏
層１２の厚さはクロック電極７及び９内の空乏層の厚さ
よりも薄い。それ故、電荷パケット１’６ａと電極８と
の間の実効距離は一層短く、従ってクロック電極８と電
荷パケット１６ａとの間の容Ｏ性結合（これが装置の電
荷蓄積容量を決める）は大きくなる。電荷パケットの寸
法に依存してクロック電極８内の空乏層は完全に消滅し
てしまうことすらある。この時チャネル内に電子が蓄積
されるのと同時にクロック電極８内にボールが諮槓され
ることもある。

それ故、上述した半導体装置では、ポリ電極内のドーピ
ング濃度が低いため半導体本体と電荷送出側の電極との
間の電気的結合が弱く、この結果移送速度が高くなると
共に、半導体本体と電荷受容側の電極との間の電気的結
合が強く、この結果入出力電流が大きくなる。この特性
め組み合わせは従来の高ドープ電極を用いてもチャネル
３の厚さを、例えば３μｎｌと厚くすることにより得る
ことができるが、そこでは電荷は表面２から深い所を移
送され且つ表面２から比較的浅い所に蓄えられる。この
場合は、例えば、米国特許第４，０１２．７５９号明細
書に記載されているような所定のチャネル内のドーピン
グプロファイルを利用すると有利である。しかし、ｐ形
の弱く、即ち、約１０１８原子／ｄよりも低くドープさ
れたポリ電極を用いると、前述した好適な特性を保ちつ
つ、薄い、即ち、１μｍより薄い表面層３を用いること
ができ、これは就中漏洩電流を小さくし、移送効率を上
げる上で有利である。

第２０図は本発明に係わる半導体装置（電荷結合素子）
の一部の断面図であるが、これは第１図に示した半導体
装置（電荷結合素子）の修正例と考えることができる。

そこで対応する部分には第１図の半導体装置で使用した
のと同じ符号を付しである。本例の電荷結合素子は、ポ
リ電極が多結晶シリコンの連続層の形態をしている点で
第１図の電荷結合素子と異なる。この連続日内に部分１
１０を画成するが、これらの部分１１０はクロック電極
本体を構成し、第１の実施例のクロック電ｉｆ！６〜１
１のドーピング濃度と対応するドーピング濃度を有する
高オーミックｐ形シリコンから成る。これらの部分１１
０には略式図示したクロック電圧φ１゜φ２及びφ３を
印加するための接続部を設ける。

これらの部分１１０は中間部１１１により互いに分離さ
れるが、これらの中間部１１１はｐ形であって、部分（
電極）１１０との間にｐｎ接合１１２を形成する。

この構成では、隣り合う２個の部分１１０どうじが２個
のｐｎ接合１１２により互に分離されている。

クロック電圧を印加すると、中間部１１１は常に最大の
正の電圧レベルに従う。そして上述した２個のｐｎ接合
の一方が何時もカットオフされ、それ故、隣り合う部分
１１０どうしの間の電気的絶縁部を構成する。低いドー
ピング濃度のため第１図に示した実施例と同じ態様で高
オーミツクなりロック電極部１１０内に空乏層が生じ、
この結果第１図につき既に述べた効果が得られる。

高オーミンクなポリ電極内の空乏層により得られる結合
の解離は、速度を上げる効果の他に、伯の効果を得るた
めにも利用できる。如何にこの結合の解離が２相ＣＣＤ
内のチャネル内に非対称的な電位分布を形成するために
利用できるかを次の実施例につき示す。この目的のため
、第３図は前記実施例と同じタイプの電荷結合素子の断
面図を示すが、ここではｐ形基板１に薄いｎ形表面層３
を設けである。表面２を覆うシリコン酸化物の誘電体層
５の上にクロック電極２０及び２１を設けるが、これら
のクロック電ｔｆ！２０及び２１は交互にクロックライ
ン２２及び２３に接続する。これらのクロックラインを
経て略式図示したクロック電圧φ１及びφ２を印加する
ことができる。

電極２０は各々低オーミツクの移送部２０ａと高オーミ
ツクのρ形多結晶シリコン部２０ｂとから成る。

同じように、電極２１は低オーミツクの移送部２１ａと
弱くドープされたｐ形シリコンから成り、蓄槓部を構成
する高オーミツクの部分２１ｂとから成る。

高オーミツク部２０ｂ　、　２１ｂの組成は前述した実
施例のクロック電極６〜１１の組成と同じである。りロ
ック［ｉとクロックライン２２．２３との間の接続部は
通常の方法の一つに従って図面の外に形成することがで
きる。低オーミツクの電極２０ａ　、　２１ａは適当な
金ｆ！祠料、例えば、／ｌ又は低オーミツクな高ドープ
シリコンで作ることができる。

動作時には、種々の領域に第１の実施例と同じレベルの
電圧をかけることができる。更に、クロック電圧φ１及
びφ２の高レベルと低レベルは前述した実施例のクロッ
ク電圧φ１　、φ２及びφ３の高レベルと低レベルに同
じに選ぶことができる。

第４図は２個の瞬時［１とｔ２の場合の表面層３内の電
位分布を示す。瞬時ｔ１においては、高レベルのクロッ
ク電圧φ１が電極２ｏに印加され、低レベルのクロック
電圧φ２が電極２１に印加される。

ポリ電極２０ｂとポリ電極２１ｂとの両方の中に夫々空
乏層２４と２５が形成されているため（ハンチングしな
い部分により示す）、電極２０ａと２０ｂとには同じ電
圧が印加され、誘電体層は均一な厚さを有するにもかか
わらず、ポリ電極２０ｂの下の電位−φは金属電極２０
ａの下の電位よりも低い。この差は、ポリ電極２０ｂ内
には空乏層が存在するためポリ電極２０ｂの下の誘電体
の実効厚さがＡβ電極の下よりも大きいことによる。こ
の結果、金Ｒ電極２０ａ　、　２１ａの下には電子に対
する電位ＩＩＩ壁が形成され、これらの電位障壁が電子
が右側から左側へ移送されるのを防止する。

瞬時ｔ１において、クロック電圧φ１は高電圧レベルに
あり、クロック電圧φ２は低くＲも負）電圧レベルにあ
る。この特電−２０ｂの下に電位井戸が形成され、この
中に電子（ハツチングにより示す）が流れ込むことがで
きる。他方電極２１の下には電位障壁が形成され、この
電位障壁は電極２１ａの下の方が電極２１ｂの下の方よ
りも高い。瞬時【２においては、クロック電圧φ２が高
電圧レベルにあり、クロック電圧φ１が低電圧レベルに
ある。この時は、電子は矢印で示すように電極２１ｂの
下の電位井戸に流れ込む。電極２０ａの下の高い電位障
壁が電子が右側から左側へ流れるのを防止する。

このようにして２相動作のために必要とされる電位プロ
ファイルを得るために半導体本体や誘電体層５で付加的
手段をとらな（ても２相ＣＣＤが得られる。

第５図は類似の２相電荷結合素子の断面図を示したもの
であるが、これは金属電極２０ａ　、　２１ａがポリ電
極２０ｂ　、　２１ｂを覆う誘電体層に形成した窓を介
してポリ電極２０ｂ　、　２１ｂに直接接続されている
点で第３図に示した電荷結合素子と異なる。高オーミツ
クポリ電極２０ｂ　、　２１ｂ間の分離した接続部やク
ロックラインを図示していないが、それは今の場合必要
ないがらである。

第６図は第３図に示した２相電萄結合素子の第２の具体
例の断面図である。ここでも電向蓄ｆ＃電極２０ｂ　、
　２１ｂは高オーミック多結晶ρ形シリコンから作る。

しかし、移送電極２０ａ　、　２１’ａは今の場合は金
属ではなく、ｎ形にドープした半導体材料、殊にドーピ
ング濃度が多結晶配線を作る半導体技術ｒ普通（７）Ｊ
：　ウに一１０１９１ＦＩ／ｃｎｆ、！＝１０２”原子
／ｃ＋＋ｉ’トの間にあるｎ＋形多結晶シリコンで作る
。動作時には、ｐ形電極２０ｂ　、　２ｉｂ内に空乏層
２４．２５が形成されるが、これらの空乏層は、クロッ
ク電圧の正のスイープ及び負のスィーブに依存して、深
く又は浅い。このような空乏層はｎ形電極２０ａ　、　
２Ｉａ内に形成されない。蓋し、正に表面層３の電圧が
高いため、これらの電極２０ａ　、　２１ａと誘電体層
５との間の界面で電子の蓄積が生ずるためである。

それ故、電極２０ａ　、　２１ａと表面層３との間の実
効距離は完全に誘電体層５の厚さにより決まる。第３図
に示した電荷結合素子の金属電極２０ａ　、　２１ａの
下の電位障壁と同じ態様で、このような電位障壁が今度
はｎ形電極２０ａ　、　２１ａにより形成され、この電
位障壁の一つがチャネル３内での転送方向を決める。

第６図に略式図示するようにｎ形電極２０ａ。

２１ａは金属（例えば八β）導線２６を介して夫々関連
する蓄積電極２０ｂ　、　２１１）に接続できる。　　
□第７図は第３図に係わる電荷結合素子の第２の変形例
の断面図である。電極２０ａ　、　ｂと２１ａ　、　ｂ
とは今度は単一の連続したｐ形ポリストリップで構成さ
れている。部分２０ｂ　、　２１ｂはここでもド−ピン
グ濃度が低（、この結果これらの部分内に空乏層２４．
２５が生じ得る。部分２０ａ　、　２１ａはここでもｐ
形であるが、これらの部分内に実効空乏層が全く又は少
なくともほとんど形成されないような高いドーピング濃
度を有し、この結果部分２０ａ　。

２１ａの効果は実際には第３図に示した実施例め金ｊ！
電極２０ａ　、　２１ａの効果と同じになる。

注意すべぎことは、ここに述べた実施例では部分２０ａ
−２０ｂ又ハ２１ａ　−２１ｂ　ハ同一のポリ層で作ら
れているが、２個の異なるポリ層で作り、それらを互に
連結するようにしてもよいことである。

もう一つ注意すべきことは、第３．５．６．７図に示し
たところでは空乏層２５が電極の厚さの一部しかカバー
していないが、多結晶材料の厚さを適当に選択すること
により電極の全厚さに亘って延在するようにしてもよい
ことである。こうするとチャネルの電極の下に隣接する
部分内にドリフト電界が形成され、これにより電荷の移
送が行なわれるという利点が与えられる。

第８図は２相表面ＣＣＤの一実施例を示したものである
が、ここではゲート電極内の空乏層が利用されている。

この電荷結合素子もｎ形であり、表面ＣＯＤでしばしば
用いられるｐ形基板３０を具え、その表面３１に誘電体
層５が設けられている。

この誘電体層５上に電極２０．２１を設【）るが、これ
らの電極は夫々部分２０ａ　、　２０ｂ及び２１ａ　、
　２１ｂから成る。電極のサフィックスａを付した部分
はここでも電極の移送又はＩＩ壁部を構成し、サフィッ
クスｂを付した部分は、前の路側と同じように、電荷蓄
積部を構成する。しかし、前に述べた路側と対照的に、
移送部２０ａ　、　２１ａは弱くドーピングされている
。本例ではｎ形にドーピングしている。

蓄積部２０ｂ　、　２１ｂは強くドーピングしたｎ形多
結晶で構成する。

基板のドーピング濃度を、例えば、１０　　原子／ｄと
した時、高オーミツク部２０ａ　、　２１ａに対して５
×１０１６原子／　ｃｌの濃度を選ぶことができる。

一方では電極２０．２１と使方では基板３０との間に正
にクロックされる電位差をかけると、基板３０内に空乏
層が形成され、この空乏層を電子に対する電荷蓄積媒体
として利用することができる。同時に、基板３０が電極
２０．２１に対して負にバイアスされるため、高オーミ
ツク部２０ａ　、　２Ｉａ内にも空乏層が誘起される。

これに対し部分２０ｂ　、　２ｉｂ内ではドーピング濃
度が高いためこのような空乏層の形成が抑えられる。

電極２０ａ　、　２１ａ内の空乏層３２．３３はハツチ
ングしない部分により示されている。電極２０ｂ　、　
２１ｂ内には、ドーピング濃度が高いため、このような
空乏層は全く形成されないか又は形成されてもその効果
が無視できる程度に小さい。空乏層３２．３３の深さは
クロック電圧φ１．φ２のレベルに依存する。クロック
電圧が最も正の電圧レベルにある時、基板３０と電極と
の間の電位差は最大となり、この結果電極内の空乏層は
この時厚さが最大となる（３２）。逆に最低の電圧レベ
ルにある時空乏層の厚さは一層薄くはならない（３３）
。

前の路側と同じように、空乏層３２．３３は電極と基板
３０との間の電気的結合を解離する。

しかし、前の路側と対照−的に、電位障壁が高オーミッ
ク電極部ち電極部２０ａ　、　２１ａの下に形成され、
電位井戸（ｐｏｔｅｎｔｉａｌ　　ｔｈｒｏｕｇｈ　）
が低オーミツク部２０ｂ　、　２１ｂの下に形成される
。これは第８図に表面３１に沿っての表面電位の変化を
表わす曲線３４により略式図示されている。曲線３４は
φ２が高（「正」）電圧レベルにあり、φ１が最低の（
「負」）レベルにある瞬時に描いたものである。

この状態の時電子３６は電極２１ｂの下と表面３１とに
蓄わえられる。次の期間では、電位プロファイル３４が
一位置だけ右にずらされる。電子３６も移送され、同時
に電極２１ａの下の障壁３５により左方に流れるのを抑
えられる。

第３図〜第７図につき述べたバルクＣＣＤの場合の変形
例が表面ＣＯＤに対しても得られることを認めるべきで
ある。しかし、この場合に注意する必要のあることは、
電極内に形成される空乏層はバルクＣＣＤではクロック
電極の電荷蓄積部を画成するが、表面ＣＯＤでは電荷移
送部（障壁）を画成することである。

ゲート電極を空乏化する原理は、ＣＯＤ以外にも他のタ
イプの電界効果素子に適用して長所を利用することがで
きる。−例としてここ・に第９図につき所謂二重拡散絶
縁ゲート形電界効果トランジスタ、即ち、空乏化するグ
ー１〜電極を具えるＤ−ＭＯ８Ｔを説明する。ここに述
べる実施例はｎチャネル形Ｄ−ＭＯ８Ｔに関するもので
あるが、本発明はｐチャネル形トランジスタにも利用で
きることを認めるべきである。第９図に断面図を示す半
導体装置はｐ形半導体本体即ち基板４０を具え、この基
板４０の表面４１に高オーミツクのドリフト領域４２を
設けである。本例ではこのドリフト領域は弱くドープし
た領域により構成する。なお、このドリフト領域はｎ形
とすることもできるし、ｐ形とすることもできるが、本
例ではｎ形とする。このトランジスタはｎ形のソース領
域４３と、同じくｎ形のドレイン領域４４と、ソース領
域４３を取り巻き且つ中にチャネル４６が形成されるｐ
影領域４５とを具える。既知のように、ソース領域４３
とｐ影領域４５とは同一のドーピングマスクを通して形
成することができる。この結果、チャネル領域４６又は
少なくともチャネル領域４６の長さがソース領域４３の
拡散深度とｐ影領域４５の拡散深度との差により完全に
決まる。ソース領域４３とドレイン領域４４とには夫々
略式図示したソースコンタクト４７とドレインコンタク
ト４８とを設ける。表面４１は絶縁性の酸化物層４９で
覆うが、この絶縁性の酸化物層４９はトランジスタのゲ
ート誘電体を構成する。この絶縁性の酸化物層４９の上
に多結晶シリコン層の形態をしたゲート電［ｊ５０を設
ける。

このトランジスタは当業者には既知の技術により作るこ
とができるが、その際ソース領域４３と、ドレイン領域
４４と、ｐ影領域４５とに自己整合的態様でゲート電極
５０を設けることができる。ゲート電極５０のチャネル
４６の上方にある部分５０ａはそれ自体は既知の技術の
一つ、例えば、高ドーピングにより低オーミツクにする
ことができる。また、このゲート電極本体を構成し、チ
ャネル４６の導電度を変調する部分５０ａに金属コンタ
クト５１を設゛けることができる。これ対し、部分５０
ｂは後に詳述するように比較的高い抵抗を有する。

ここに述べたタイプの通常のトランジスタではグー１〜
電極を極力高ドープする。従って、ゲート電極とドリフ
ト領域４２とが重なり合うことは大きな欠点となる。計
算によれば電圧Ｖｄが低く、電流が大きい時でもドリフ
ト領域内に電荷が蓄積されるおそれがあり、これが相互
コンダクタンス特性に恕影響を及ぼすことがある。また
、ゲートとドレインとの間のミラー容量がしばしば不所
望な程度に大きくなる。

これに対し本発明によれば、不純物濃度が、例えば、５
×１０　原子／Ｃ♂と１０１７原子／ｃ！との間にある
弱くρドープした（ｐ−）ゲート電極５ｏを用いる。動
作時に正の電圧がドレインｄに印加されると、ドリフト
領域４２が空乏化されると共に、部分５０ｂ内にも空乏
層５２が形成される。この空乏層５２は図では電極のハ
ツチングされない部分により示されているが、厚さがソ
ースからドレインに向って増大し、ドリフト領域４２と
ゲート電極５ｏとの間の電気的結合を解く。このように
してゲート電極５０とドリフト領域４２とが重なり合う
ことによる不利益な効果は少な（とも大部分回避できる
。

チャネル領域内の電子層から成る反転層４６がゲート電
極５０ａとゲート酸化物４９との間の界面にボールの蓄
積を可能にする。この結果、ゲート電極の部分５０ａの
抵抗が下がる。

ポリ電極５０ｂのドーピングと印加される電圧とに依存
して、ポリ電極５ｏｂと酸化物層４９との間の界面に熱
的に発生した電子の蓄積が生じ得る。しかし、スイッチ
ング周波数が高い場合は、電子が発生ずる速度が一般に
余りに低く、この場合はこのような反転層が形成される
可能性は低い。しかし、スイッチング周波数を低くした
り、所定の直流調整を行なうと、このような反転層は実
際に生ずる。第１０図はこれを回避できる態様を示した
ものである゛。この第１０図も゛上記実施例と比較でき
るＤ−ＭＯ８Ｔの断面図を示したものであり、対応する
部分には第９図と同じ符号を付しである。第９図と比較
すると、本例でけゲート電極５ｏがドレイン領域４４の
−゛部の上に迄延在している。ｐ−形のゲート５０のド
レイン領域４４の上に設けられる部分５０ｃはｎ＋にド
ープする。この結果ゲート電極内にｐｎ接合５３が形成
されると共に、ドリフト領域４２とゲート電極５０との
間にｐｎ接合５４が形成される。

動作時には、ドレイン領域４４にゲート電極５０よりも
高い電圧を印加すると、ｐｎ接合５３に逆方向バイアス
がかかる。こうなると、ｐｎ接合５３がカットオフされ
ることによりグー１〜電極５０内に発生した電子は排出
され、このため空乏層５２内に反転層が形成されなくな
る。

注意すべきことは、ゲート電極５０にドレイン領域４４
よりも高い電圧が印加されると、ｐｎ接合５３が順方向
にバイアスされ、電流が金属コンタクト５１とドレイン
領域４４との間に流れ得ることである。

しかし、ゲート電極５０ｂが高抵抗にあるため、この電
流は受容できる程度に低いレベルに保たれる。

ここに述べた２個のＭｏＳトランジスタはラテラルトラ
ンジスタであり、ソース領域４３とドレイン領域４４と
が両方とも表面４１に位置している。これに対し、第１
１図は本発明に係るパーティカルＤ−ＭＯ８Ｔの一実施
例を示したものである。この第１１図は２個のソース領
域４３が２個のチャネル領域４５により囲まれている（
又は閉じた構造を有する一つの共通ソース領域の２個の
部分がチャネル領域により取り囲まれている）部分を示
す。ドレイン領域はｎ＋　領域５５により構成されるが
、このｎ中領域５５は、個別トランジスタの場合は、半
導体装置の基板を構成する。電流は、チャネル４６を経
てドリフト領域４２に到達した後、縦方向に基板５５に
流れる。ゲート電極５０の構成は第９図に示した実施例
と同一にすることができ、チャネル４６の上方に空乏化
されない部分５０ａがあり、ドリフト領［４２の上方に
空乏化された部分５０ｂが存在する。

部分５０ｂ内の空乏層は前の実施例と同じ利点を有する
。即ち、ゲートとドリフト領域との間の電気的結合を解
き、この結果一層Ｄ−ＭＯ８Ｔの理想的特性に近づく。

第１２図は、例えば、無線受信機、ＦＭ受信機又はテレ
ビジョン受像機内のディジタル回路内同調装置及びプレ
セレクタ又はそのいずれか一方におけるスイッチとして
使用できるＤ−ＭＯ８Ｔの断面図を示したものであり、
第１３図はこのようなスイッチの等何回路を示したもの
であって、これは高レベルＨと低レベルＬどの間の接続
路を構成する。このスイッチは寄生容ｆｆ１ｃと寄生抵
抗Ｒとを有する。スイッチが「Ｏｎ」状態にある時Ｈと
Ｌとの間のインピーダンス（ＺＯｎ）を最小値に保つた
め、Ｒはできるだけ低くなければならない。他方、スイ
ッチが「ｏｒｆＪ状態にある時は、インピーダンス（Ｚ
ｏｏ）ができるだけ高い必要がある。これはＣができる
だけ小さくなければならないことを意味する。この目的
のためダイオードを用いることが知られている。しかし
、十分低い抵抗値を得るためには、可成り大きな電流を
ダイオードに流づ必要がある。これに対し、電界効果ト
ランジスタは「Ｏｎ」状態でも「ｏｆｆＪ状態でも熱消
散を小さくできる。而して、種々ある電界効果トランジ
スタの中でも、Ｄ−ＭＯ３Ｔはチャネル長が短いため抵
抗値が比較的低いという付加的利点を有する。しかし、
普通のＤ−ＭＯ８Ｔではドリフト領域とゲート電極とが
重なり合うと、ドリフト領域が可成り人ぎなＣを与える
。また、抵抗値もしばしば所望の値よりは大きい。第１
２図は本発明に係るＤ−ＭＯＳ王の構造を示したもので
あって、ここではこれらの欠点が大部分除かれている。

このトランジスタもＤ−ＭＯ８Ｔ形であってｎ形星板４
０を具えている。しかし、高オーミツクな領域４２は、
前の諸実施例と対照的に、ドーピング濃度が約５×１０
　　原子／ｄであるｐ−影領域により構成されている。

この領域４２は既知の態様でエピタキシャル成長又はイ
オン注入により形成することができる。チャネル領域並
びにソース領域及びドレイン領域はここでも夫々ｐ形領
域４５並びにｎ形表面領域４３及び４４により構成され
ている。ドリフト領域４２内に厚さが約０．５μｍで、
ドーピング濃度が約５Ｘ１０’原子／ｄであるｎ形表面
領域５７を形成する。ゲート電極５０はここでもｐ形シ
リコンで構成し、少なくとも部分５０ｂのドーピング濃
度を低く　（２Ｘ１０１５原子／ｄより低いと有効であ
る）し、正規の動作状態の下で、この中に空乏層が形成
できるようにする。この空乏層は電極５０ｂの全厚さを
員ぬいて延在させることができる。

「Ｏｎ」状態では、正の電圧をゲート電極に印加する。

この結果、チャネル領域４５内にｎ形チャネル４６が誘
起され、このチャネル４６と１１形表面領域５１とがソ
ース領域４３とドレイン領域４４との間の接続路を形成
する。而して、ｎ形表面領域５７の抵抗値は低く、ソー
ス領域とドレイン領域との間の全抵抗は大部分チャネル
４６の抵抗により決まる。而して、このチャネルの長さ
が短いため、この抵抗は非常に低いレベルに保たれる。

ｒｏＮ　Ｊ状態では、例えば（ソース領域の電位に対し
て）負の電圧をゲート電極に印加する。この時はチャネ
ル４６がないため、ソースとドレインの間で電流が流れ
ることはできない。また、ゲート５０とドレイン領域４
４との間の電位差のため、ゲート電極内に空乏層５２が
形成される。この空乏層は第１２図でも５０ｂのハツチ
ングしていない部分により示されている。空乏層５２は
、酸化物層４９がら少なくとも５０ｂの厚さの一部に亘
って延在するが、ゲート電極とドレイン領域４４との間
の電気的結合を解き、この結果ゲート電極とトレイン領
域との間の容量、従ってスイッチの両端間の奇生容量Ｃ
が小さくなる。基板４０を介する寄生容量の寄与は空乏
ｐ−領域４２のため小さく保つことができる。

ここに述べたｒｏｆｆ　Ｊ状態で容量が小さくなる効果
はＤ−ＭＯ８Ｔで利用できるだけでなく、他の通常のタ
イプのＭＯＳトランジスタで利用することもできる。第
１４ａ図は所謂ディプレッション形の通常のＭＯＳトラ
ンジスタを具えるこのようなスイッチの断面図である。

このトランジスタはｐ形基板５８を具え、この中にｎ形
のソース領＊４３とドレイン領域４４とが形成されてい
る。ゲート酸化物４９の上に低オーミツク部５０ａと高
オーミツク部５０ｂとから成るｐ形ポリ電極５０が設け
られている。このポリ電極はチャネルのドレイン領域４
４と接続する部分の上方にも位置する。例えば、イオン
注入によりソース領域とドレイン領域との間のチャネル
領域内に薄い、可成り低オーミツクのｎ形表面領域５７
を形成する。このトランジスタは負の電圧をゲート電極
に印加することにより［ｏｆｆＪ状態にすることができ
る。ゲート電極とドレイン領域４４との間の電位差のた
め、この場合もゲート電極内に電気的結合を解く空乏層
５２が形成される。

この結果ゲートとドレイン間の容量が相当に小さくなる
。ｎ形表面領域５７はここでも［ｏｎＪ抵抗を低くする
利点を有する。

第１４ｂ図は第１４ａ図のトランジスタの修正例であっ
て、ここではｎ形表面領域５７がドレイン領域４４にだ
け接続されており、このドレイン領域からソース領域４
３とドレイン領域４４との間の全距離の一部に亘ってだ
け延在する。この場合、ｎ形表面領域５７はドレインの
一部と看做することもできるから、このようなトランジ
スタは「延長ドレインＭＯ８ＴＪ　　（ｅｘｔｅｎｄｅ
ｄ　　ｄｒａｉｎ　　ＭＯ８Ｔ）　トモ呼ばれる。ゲー
ト電極はここでもｐ中釜結晶シリコンの高ドープ部５０
ａを具えるが、この高ドープ部５０ａはチャネル領域本
体を構成する半導体本体の非再ドープ部５６の上方に位
置する。このゲート部５０ａはｎ形表面領域５１の上方
に位置し、弱くｐドープされた部分５０ｂにつながる。

このｐドーピングも低く選び、部分５０ｂ内に空乏層（
図示せず）が形成され、前述したように寄生容量を下げ
られるようにする。

第１５図は半導体装置の一実施例を示したもので、ここ
では本発明が高電圧素子の電圧を上昇させるフィールド
プレート（ｆｉｅｌｄ　　ｐｌａｔｅ　）で利用されて
いる。ここでも、例として、Ｄ−ＭＯ３Ｔ即ち二重拡散
トランジスタになっている。本発明はこれに限定される
ものではないが、この実施例は就中冒頭で既に述べたオ
ランダ国特許願第８２００４６４号明ＩＯ書に記載され
ている所謂リサーフ（ｒｅｓｕｒｆ　）原理に基づいて
いる。この装置は点線を中心として回転対称とみなすこ
ともできるが、当業者ならば他の構造をとることも勿論
可能である。

第１５図に示した半導体装置は、例えば、ｎ形シリコン
の基板６０を具える。この基板６０の厚さはそう厳しく
限定する必要はない。ドーピング濃度は、例えば、約５
Ｘ１０”原子／ｄとする。この基板６０の上に、ドーピ
ングが２×１０　　原子／　ｃｄのｐ形エピタキシャル
層６１を形成する。そしてこのρ形エピタキシャル層６
１の表面に、例えば、イオン注入により、正味のドーピ
ングが２×１０１２原子／ｃｒＩであるｎ形表面層６２
を形成する。このｎ形表面層がトランジスタのドリフト
領域を形成する。

更に、中にトランジスタのチャネル領域が画成されるｐ
影領域６３と、ｎ形ソース領域６４及びｎ形ドレイン領
域６５とをエピタキシャル層６１内に形成する。これら
のソース領域とトレイン領域とには夫々接続部Ｓ及びｄ
を設けるが、これらの接続部は図では略式図示されてい
る。所望とあらば、ｐ影領域６３とソース領域６４との
間のｐｎ接合を、例えば、ソース領域６４内で局所的に
中断することにより接続部Ｓで短絡することができる。

このトランジスタは半導体本体内で、半導体本体の表面
から基板６０に迄延在する深いｎ影領域６６により囲ま
れている。半導体本体の表面は絶縁性の酸化物層６７で
覆うが、この絶縁性の酸化物層６１は少なくともチャネ
ル領域の上方で電界効果トランジスタのゲート誘電体を
構成する。この酸化物Ｍ６７の上にｐ形の高オーミツク
多結晶シリコン層の形態をしたゲート電極６８を形成す
る。ゲート接続部ｇは図では略式図示されている。ｐ形
多結晶ドーピング層のドーピングは約１０１２原子／　
ｃｊであるが、これは厚さが約０．５μｍの時ドーピン
グ濃度が約２×６ １０　　原子／ＣＩｌ！’であることを意味する。この
多結晶層は、トランジスタのゲート電極６８本体となる
他に、電圧を上昇させるフィールドプレート６９を構成
する。このフィールドプレート６９はｐ形（チャネル）
領域６３とドレイン領域６５との間にあるトランジスタ
のドリフト領域の上方に位置する部分６９ａと、トラン
ジスタと深い０形領域６６どの間に位置する部分６９ｂ
とを具える。

前述したオランダ国特許願明ｌ１１１に示されているよ
うに、ここに述べたりサーフ原理に基づくタイプの高電
圧トランジスタでは、ドーピング及び種々の寸法を、フ
ィールドプレート６９ａに十分低い電圧を印加し、ｐ形
エピタキシャル層６１とｎ形表面領域との間のｐｎ接合
７０に逆方向の電圧を印加し、これらの２つの電圧を降
服電圧よりも低くすることによりドリフト領域６２がそ
の全厚さに亘って空乏化されうるように選ぶため高い降
服電圧が得られる。場合によってはドリフト領域の空乏
化はカットオフされているｐｎ接合７０からだけ生ずる
。

ドリフト領域のドーピングは島々約１０１２原子／　ｃ
ｄですむ。この闇は空乏化をｐｎ接合７０からだけでな
く、表面から絶縁されたフィールドプレートを貫いて生
ぜさせる時は一層高くなし得る。しが−し、例えば、金
属、又は高ドープ多結晶シリコンのような従来の構成の
フィールドプレートを用いる時は、既に冒頭で述べたよ
うにいくつかの欠点を有するおそれがある。例えば、フ
ィールドプレート６９ａとドレイン領［６５とが重なり
合う場合は、酸化物両端間又はシリコン内の降服のため
降服電圧が下がるおそれがある。しかし、これらの欠点
は高オーミックｐ形フィールドプレート６９を用いれば
大部分回避できる。

（スイッチとして使用する時）　　ｒＯｎＪ状態では、
ソース領域６４に対して正の電圧をゲート電極６８又は
フィールドプレート６９に印加する。この時このトラン
ジスタは普通のトランジスタのようにふるまう。グー１
〜電極６８又はフィールドプレート６９ａ内には空乏層
が形成されない。また、電界効果作用のためフィールド
プレート６９と酸化物層６７との間の界面でボールの蓄
積が生じ得る。

一層高くドーピングできるため、「ｏｎＪ抵抗（ＲＯｎ
）を低くでき、４００■トランジスタの場合の約１．０
Ω７ｍ１から降服電圧が８００Ｖの場合の４．０Ω／ｍ
ｍ２のオーダーにすることができる。カットオフ状態で
は、ｐ影領域６３のチャネル領域内に反転層が生じない
ような低い電圧を印加すると共に、ソース領域６４とド
レイン領域６５との間に、例えば４００Ｖとか更には８
００ｖといった大きな電位差が生ずることを許すことが
できる。最大電圧は、「００」抵抗のように、就中種々
の寸法とドーピングとに依存する。ソース領域に高い正
の電圧がかかると、ｐｎ接合７０が逆方向にバイアスさ
れ、このｐｎ接合に空乏層が形成され、この空乏層がｐ
ｎ接合７０からドリフト領域６２の厚さの一部に亘つて
延在する。同時にゲート電極／フィールドプレート６８
．６９ａとドレイン領域６５との間の「負」の電位差の
ため酸化物層６７から下方にドリフト領域内に延在する
空乏層が形成される。これらの２個の空乏層により、リ
サーフ原理に従って、降服電圧よりも低い電圧でドリフ
ト領域がその全厚さに亘って空乏化される。この空乏層
は、既に前記オランダ国特許願明細書にも述べられてい
るように、表面の電界の強さを下げ、高電圧でだけ半導
体本体内に降服が生ずるようにする。

ドレイン電圧が高いとドリフト領域６２内に空乏層が形
成されるだけでなく、酸化物層６１からフィールドプレ
ー１〜６９ａ内に延在する空乏層７１も形成される。第
１５図ではこの空乏層の境界を破線で示した。

ポリ層６９のドーピングは、少なくともドレイン領域６
５の近傍で、降服電圧よりも低い電圧で空乏層がポリ層
の全厚さに亘って延在するように選ぶ。

一方ではゲート電極／フィールドプレート６８゜６９ａ
と、使方ではトレイン領域６５との間の電位差は酸化物
層６７及び空乏層７１に亘って分布する。この結果ドレ
イン領域６５とフィールドプレート６９ａとの間の酸化
物層６７内の電界は薄い酸化物層６７両端間に一杯の電
位差をかけた場合よりも相当に弱くなる。このようにし
て、酸化物両端間及びシリコン内又はそのいずれか一方
の降服を回避できると共に、フィールドプレート６９ａ
のため、直下のドリフト領域の二重空乏化が可能となり
、従ってドリフト領域を一層高くドーピングできる。

類似した態様で、フィールドプレート６９側でも空乏化
できる。多結晶シリコン層のこれらの部分はゲート電極
６８に接続することもできる。しかし、ゲート−ドレイ
ン容量を小さく保つため、フィールドプレート６９ｂは
半導体本体内の成る区域、例えば、エピタキシャル層６
１又は基板６０に接続することもできる。

第１０図と同じ態様で、ｐ形ポリ層６９ａは整流性のｐ
ｎ接合を介してｎ形ドレイン領域６５に接続し、ポリ層
から電子を排出し、従ってポリ層内に反転層が生ずるの
を防ぐこともできる。

第１６図はリサーフ形のバイポーラトランジスタで空乏
化するフィールドプレートを用いる場合を示したもので
ある。例として、この半導体装置はｎｐｎ形とするが、
勿論ｐｎｐ形とすることもできる。

但し、この場合は全ての導電形を逆にする必要がある。

このトランジスタはｐ影領域７５、例えば、基板を具え
、この基板の上にｎ影領域７６を設けである。このｎ形
領１７６は、例えば、エピタキシャル成長により得るこ
とができる。このｎ影領域７６自体がトランジスタのコ
レクタを構成し、ｎｌｙコンタクト領域７７を介してコ
レクタコンタクトＣに接続される。ベースはｐ影領域７
８がら成るが、このｐ影領域７８はｎ形領域内に形成さ
れ且つ深いｐ影領域７９を介してρ影領域１５に接続さ
れている。

ベースコンタクトはこのｐ影領域７５に接続されており
、接続部すにより略式図示されている。エミッタ８０は
ｎ形表面領域から成り、これにエミッタ接続部ｅが設け
られている。半導体本体の表面には、絶縁性の酸化物層
８１を設け、この絶縁性の酸化物層８１に種々のコンタ
クトのために必要なコンタクト孔を開ける。

絶縁性の酸化物層８１の上に主としてｐ形のフィールド
プレート８２を設ける。部分８２ａは高ドープ（低オー
ミツク）ｐ形ドーピングを有し、これに接続部９が設け
られている。フィールドプレートはこの接続部９による
エミッタ８０若しくはベース７８又は適当な値９はぼ一
定の電位を有する他の点に接続するこ乞ができる。フィ
ールドプレート本体はｐ形多結晶シリコンの高オーミツ
ク部８２ｂにより構成される。このｐ形部８２ｂはｐｎ
接合５３を介してコレクタに接続されているｎ形すブ層
８２Ｃに続いている。ポリ層８２ｂ内に存在する少数キ
ャリヤはカットオフ状態にあるｐｎ接合５３を介して排
出され、ポリ層８２ｂ内に反転層が形成されるのを防い
でいる。１１形領１．、域７６のドーピングはここでも
約２×１０　　原子／ｃｎｆ（−濃度Ｎ／ｄと印で測っ
た厚さの積）である。「Ｏｎ」状態にある時は、ベース
−エミッタ接合が順方向になり、エミッタとコレクタの
間で電流、が流れる。高ドーピングのため、「Ｏｎ」抵
抗は相当に低くできる。［ｏｆｆＪ状態では、エミッと
コレクタとの間に大きな電位差が生ずるおそれがある。

しかし、リサーフ原理のため、前の実施例と同じ態様で
一方ではＤ−ＭＯ８Ｔのドリフト領域６２に相当するコ
レクタ領域１６がｐ影領域７５とｎ影領域７６との間の
ｐｎ接合がカットオフすることにより空乏化され、他方
ではフィールドプレート８２ｂによりｎ影領域７６の表
面がら空乏化されることにより、半導体装置の降服が回
避される。また、フィールドプレートが、例えば　’１
ｏ　１２ホウ素原子／　ｃ＋／のオーダーの低いドーピ
ングを与えられている時は、同時にフィールドプレート
内に空乏層８３が形成され、この空乏層８３が降服が生
ずる前に（少なくとも局所的に）ポリ層の全厚さに亘っ
て延在し、フィールドプレートとコレクタ領域７６との
間の電気的結合を解き、従って降服を防止する。

第１７図はＭ２Ｓ図に示したトランジスタの変形例であ
るリサーフ形のＤ−’ＭＯ８Ｔの断面図である。

ｐ形基板８５上にデポジットしたｎ形エピタキシャル層
のアイランド状の部分によりｎ形ドリフト領域８６を構
成する。このアイランド状の部分は横方向においてｐ形
領１８１ｉ８７により限定されている。ソース領域、ド
レイン領域及びチャネル領域は第１５図と同じ態様で夫
々ｎ形領域６４、ｎ影領域６５及びｐ影領域６３により
構成する。これらの領域６３〜６５の組成は第１５図の
実施例におけるのと同じにすることができる。トランジ
スタのチャネル領域の上方にゲート電極８８を設ける。

このゲート電極８８はゲート酸化物８９によりチャネル
領域から分離されている。チャネル領域６３とドレイン
領域６５との間のドリフト領域の上方にフィールドプレ
ート９０を設ける。このフィールドプレート９０は、第
１５図のフィールドプレート６９ａのように、直下のド
リフト領域８６を空乏化するのに役立つ。このフィール
ドプレート９０の厚さとドーピングは、例えば、０．５
μ■と２×１０１６原子／Ｃ１１’とする。ドリフト領
域８６の全ドーピング、即ち、Ｎｄは、ドリフト領域８
６が２方向から、即ち、ドリフト領域８６と基板８５と
の間のｐｎ接合からと、フィールドプレート９０による
半導体本体の表面からと空乏化される可能性があるため
約２Ｘ１０１２原子／　ｃＩとなる。

フィールドプレート９０のドーピング濃度が低いため、
ドリフト領域８６が空乏化されるのと同時に、フィール
ドプレート９０内にも空乏［９１が形成される。この空
乏層９１は降服が生ずる前に少なくとも局所的にフィー
ルドプレートの全厚さに亘って延在する。この空乏層９
１とこれに連結されている直下のゲート酸化物８９両端
間の電界が弱くなることとにより、フィールドプレート
９ｏとドレイン領域６５との間の電位差による酸化物及
びシリコン又はそのいずれか一方の降服が回避される。

第１５図に示した実施例と対照的に、フィールドプレー
ト９０とゲート電極８８とは互いに分離される。

このように構成すると、殊に低い電圧の時ゲートドレイ
ン容量が小さくなるため周波数特性が改善される。フィ
ールドプレート９０自体は金属接続部９２を介してソー
ス領域６４に接続し、これにより一般に一定電位に保つ
。このようにソース領域６４に接続する代りに、フィー
ルドプレート９０は勿論他の一定電位の点、例えば領域
６３に接続してもよい。

ゲート電極８８のドーピングは如何なる場合でも所望通
りに選べる。蓋し、フィールドプレート９０とゲート電
極８８との間に間隙があるためドーピング材料が横方向
にゲート電極８８からフィールドプレート９０内に拡散
するのが排除されるからである。

このゲート電極８８は、例えば、ソース領域６４及びド
レイン領域６５と同時にドーピングすることができる。

ここに述べたゲート電極とフィールドプレートとの間の
分離はりサーフ形に属しない他の装置でも利用できる。

第１８図は、ゲートＮ極８８とフィールドプレート９０
とが互に分離しているパーティカル高電圧用Ｄ−ＭＯ８
Ｔの断面図である。ドレイン領域は強くドープしたｎ　
領域により構成され、ここに略式図示したドレイン電ｌ
！ｉｄを設ける。このｎ＋領域９４の上にドリフト領域
を構成する高オーミックｎ影領域９５を設ける。このｎ
影領域９５内にｐ影領域９６（これは閉じた構成にする
こともあり、或いはいくつかのｐ形の指とすることもあ
る）を設けることができ、このｐ影領域内にチャネル領
域を画成する。このｐ影領域９６内にｎ形ソース領域９
１を形成する。このｎ形ソース領域９７は接続部Ｓを介
してｐ影領域９６に接続する。中に空乏層が形成できる
程度にドーピングが低いｐ形フィールドプレート９０が
ゲート電極８８から分離されて形成され、上述した利点
を与える。このｐ形フィールドプレート９０は図面の外
でソース領域９７に接続することができる。［ｏｆｆ　
Ｊ状態では、ここでもドレインの高い電圧によりフィー
ルドプレート９０内に空乏層９１が形成され、この結果
フィールドプレートとドレインとの間の降服電圧が高く
なる。

第１９図は第１２図に示した半導体装置の代りと考える
ことができるパーティカルＤ−ＭＯ８Ｔの断面図である
。この半導体装置も上述した実施例と同じ態様で０１　
　ドレイン領域９４、ｎ形ドリフト領域９５、ｐ形チャ
ネル領域９６及びｎ＋　ソース領域９７を具える。

酸化物層１００の上に多結晶シリコン層を設けるが、こ
の多結晶シリコン層は、トランジスタのチャネル領域の
上方にあり、トランジスタのゲート電極本体を構成し、
強くｎ形ドーピングされ得る部分９８と、ドーピングが
弱く、中に空乏層１０１を形成できる高オーミツク部９
９とから成る。前述した実施例と対照的に、多結晶シリ
コンＢ９９はｎ形である。トランジスタの「ｏｆｆＪ状
態では、ｍｆｆ１９９の下のドリフト領域が十分に空乏
化される。ｎ形にドーピングされているため、この時電
極９９内には空乏層が形成されない。しかし、ドリフト
領域が十分厚く且つ高オーミツクに選ばれ、ｐ形チャネ
ル領域どうしの間の距離が過度に大きく選ばれていない
時は、それにもかかわらず、「Ｏｆｆ」状態での奇生ゲ
ート−ドレイン容量を十分小さく保つことができる。「
Ｏｎ」状態では、高オーミツク部９９がドレインｄより
も電位が高くなるような高い電圧をゲート電極９８にか
けることができる。

この状態では、高オーミツク部９９内に空乏層１０１が
形成され、この空乏層１０１が酸化物１００から高オー
ミツク部９９内に延在する。空乏層の境界は破線で示し
た。このようにポリ電極の一部９９内に正の空間電荷領
域が存在するため、ドリフト領域内に電子の蓄積層１０
２から成る負の空間電荷領域が生ずる。この電子の蓄積
層１０２が一層低い「Ｏｎ」抵抗を与えると共に、同時
にゲート電極内の空乏層１０１のため低いゲート−ドレ
イン容量が得られる。

本発明はここに述べた諸実施例に限定されるものではな
く、当業者ならば本発明の範囲を逸脱せずに種々の変形
例を作ることができることを認めるべきである。例えば
、上述した諸実施例で、導電形を逆にすることができる
。また、シリコンの代りに、他の適当な半導体材料を用
いることもできる。

ゲート電極の高オーミツク材料は多結晶構造の代りに単
結晶構造とすることができる。

前述した諸実施例で示したオーミックな接続部を設ける
代りに、高オーミンクなポリ電極に他の接続部、例えば
、容量性結合を設けることもしばしばある。更に、本発
明はここに述べたタイプ以外の他の半導体装置で用いて
も有利である。

【図面の簡単な説明】

第１図は本発明に係る電荷結合素子の一部の断面図、 第２図は第１図の素子に印加されるクロック電圧の説明
図、 第３図は本発明に係る２相電荷結合素子の断面図、 第４図は第３′図に示した素子で２個の異なる瞬時に生
ずる電位分布の略図、 第５〜７図は第３図に示した２相電荷結合素子の種々の
修正例の断面図、 第８図は本発明に係る２相表面ＣＯＤの断面図、第９図
は本発明に係るＤ−ＭＯ３Ｔの断面図、第１０図は第９
図のトランジスタの一修正例の断面図、 第１１図は本発明に係るパーティカルＤ　−ＭＯ８Ｔの
断面図、 第１２図は本発明に係るトランジスタの別の実施例の断
面図、 第１３図はスイッチとして使用した第１２図のトランリ
スタの等価回路図、 第１４図は第１２図のトランジスタの２個の修正例の断
面図、 第１５図は本発明に係る高電圧Ｄ−ＭＯ８Ｔの断面図、 第１６図は本発明に係る高電圧バイポーラトランジスタ
の断面図、 第１７図は本発明に係る高電圧Ｄ−ＭＯ８Ｔの変形例の
断面図、 第１８図は本発明に係るパーティカル高電圧Ｄ−ＭＯ８
Ｔの断面図、 第１９図は本発明に係るパーティカルＤ−ＭＯ８Ｔの断
面図、 第２０図は電荷結合素子の更にもう一つの具体例の断面
図である。 １・・・基板（半導体本体） ２・・・表面　　　　　　３・・・表面層（チャネル）
４・・・出力区域　　　　５・・・誘電体層６〜１１・
・・クロック電極 １２・・・空乏層　　　　　１３・・・絶縁層１４・・
・手段　　　　　　１５・・・給電導体１６・・・電荷
パケット　　２０．２１・・・クロック電極２２、２３
・・・クロックライン ２４、２５・・・空乏層　　　２６・・・金属導線３０
・・・基板　　　　　　３１・・・表面３２、３３・・
・空乏層　　　３４・・・電位の変化を示す曲線３５・
・・電位障壁　　　　３６・・・電子４０・・・基板（
半導体本体） ４１・・・表面　　　　　　４２・・・ドリフト領域４
３・・・ソース領域　　　４４・・・ドレイン領域４５
・・・ｐ影領域（チャネル領域） ４６・・・チャネル　　　　４１・・・ソースコクタク
ト４８・・・ドレインコンタクト ４９・・・絶縁性の酸化物層（ゲート誘電体）５０・・
・ゲート電極　　　５１・・・金属コンタクト５２・・
・空乏層　　　　　５３．５４・・・ｐｎ接合５５・・
・ｎ＋領領域　　　５６・・・非再ドープ部５７・・・
ｎ形表面領域　　５８・・・基板６０・・・基板　　　
　　　６１・・・エピタキシャル層６２・・・表面層　
　　　　６３・・・ｐ影領域６４・・・ソース領ｂｌｉ
、　　　　６５・・・ドレイン領域６６・・・深いｎ影
領域　　６７・・・絶縁性の酸化物層６８・・・ゲート
１Ｆｉ６９・・・フィールドプレート１０・・・ｐｎ接
合　　　　　７１・・・空乏層７５・・・ｐ影領域（基
板） １６・・・ｎ影領域（コレクタ） ７７・・・ｎ形コンタクト領域 ７８・・・ｐ影領域（ベース） ７９・・・深いｐ影領域 ８０・・・ｎ形表面領域（エミッタ） ８１・・・絶縁性の酸化物層 ８２・・・フィールドプレート ８３・・・空乏層　　　　　８５・・・基板８Ｇ・・・
ドリフト領域　　８７・・・ｐ影領域８８−・・ゲート
電極　　　８９・・・ゲート酸化物９０・・・フィール
ドプレート ９１・・・空乏層　　　　　９２・・・金属接続部９４
・・・ｎ十領域（ドレイン） ９５・・・ｎ影領域（ドリフト領域） ９Ｇ・・・ｐ影領域（チャネル領域） ９１・・・ｎ形ンース領域 ９８・・・ゲート電極本体となる部分 ９９・・・空乏層を形成できる高オーミツク部１００・
・・酸化物層　　　１ｏ１・・・空乏層１０２・・・電
子の蓄積層 １１０・・・クロック電極本体を構成する部分１１１−
８・中間部　　　　　１１２・・・ｐｎ接合ムー　　　
　　　　　　匡 ｅ Ｌ　　　　　　　　　　　　Ｌ かＮ　　　　　　　　　　　　　　　のファエス オランダ国５６２１ベーアー・アイ ンドーフエン・フルーネヴアウ ツウエツハｌ ＠発　明　者　アドリアヌス・ライレム・ルデイクフイ
ツエ オランダ国５６２１ベーアー・アイ ンドーフエン・フルーネヴアウ ツウエツハ１

Claims (1)

1. 【特許請求の範囲】 １、単結晶半導体本体を有するＭ　Ｉ　Ｓ形の素子を具
   え、単結晶半導体本体の表面に比較的薄い誘電体層を設
   け、この誘電体層がＭＩＳ素子のゲート誘電体を構成し
   、この誘電体層の上に半導体本体の表面電位に影響を与
   えるためのドーピングされた半導体材゛料がら成るグ。 −ト電極を形成した半導体装置において、ゲート誘電体
   に隣接するゲート電極の少なくとも一部（以后高オーミ
   ック部と称する）が、通常の動作状態の下で、降服を避
   けつつ、空乏層を形成することができ、この空乏層がゲ
   ート誘電体がらゲート電極の前記高オーミツク部内に延
   在し、この結果半導体本体とゲート電極との間の電気的
   結合が一時的及び局所的又はそのいずれが一方に解ける
   ような低いドーピング濃度と導電形とを有するように構
   成したことを特徴とする半導体装置。 ２、ゲート電極の高オーミツク部がシリコン層を具え、
   そのドーピング濃度が高々約１０　　原子／ｄであるこ
   とを特徴とする特許請求の範囲第１項記載の半導体装置
   。 ３、前記高オーミツク部のドーピング濃度が１０１５原
   子／ｄと５×１０　原子／ｄとの間に入ることを特徴と
   する特許請求の範囲第２項記載の半導体装置。 ４、電界効果装置が電荷結合素子であって、前記ゲート
   電極に加えて、いくつかの類似のゲート電極を具え、こ
   れらが薄い誘電体層の上に互に成る距離をおいて設けら
   れ、前記ゲート電極と共にクロック電極列を構成し、こ
   れらのクロック電極にクロック電圧を印加して直下のチ
   ャネル領域内に電荷担体のパケットを順次に蓄ねえ、移
   送できるように構成したことを特徴とする特許請求の範
   囲前記各項のいずれか一項に記載の半導体装置。 ５、電荷結合素子が埋込みチ１７ネル形であって、半導
   体本体内に形成された第１の導電形の表面領域を有し、
   この表面領域が表面に続くと共に電荷結合素子のチャネ
   ル領域を構成し、クロック電極の少なくとも高オーミツ
   ク部を反対の第２の導電形としたことを特徴とする特許
   請求の範囲第４項記載の半導体装置。 ６、電荷結合素子のチャネル領域が第１の導電形の表面
   領域により構成され、この表面領域が表面から遠い側で
   分離するｐｎ接合により限定され且つ厚さが高々　１．
   ０μｍであることを特徴とする特許請求の範囲第５項記
   載の半導体装置。 ７、前記クロック電極列の各クロック電極の高オーミツ
   ク部が一側で導電影領域に結合され、この導電領域が同
   じようにゲート誘電体によりチャネル領域から分離され
   、その導電がクロック電極の前記高オーミツク部の導電
   と異なり、この結果、等しい電圧を印加した時、前記高
   オーミツク部の下には電位井戸が形成され、前記導電領
   域の下には電位障壁が形成されるように構成したことを
   特徴とする特許請求の範囲第５項又は第６項記載の半導
   体装置。 ８、電荷結合素子を２相電荷結合素子としたことを特徴
   とする特許請求の範囲第７項記載の半導体装置。 ９、前記導電領域を前記高オーミツク部と同じ導電形を
   有し、ドーピング濃度が一層高い多結晶シリコンで作っ
   たことを特徴とする特許請求の範囲第７項又は第８項に
   記載の半導体装置。 １０、前記導電領域を高オーミツク部の導電形と反対の
   第１の導電形の多結晶シリコンで作ったことを特徴とす
   る特許請求の範囲第７項又は第８項に記載の半導体装置
   。 １１、前記導電領域を金属、例えば、アルミニウムで作
   ったことを特徴とする特許請求の範囲第７項又は第８項
   に記載の半導体装置。 １２、ゲート誘電体が前記導電領域の下で前記高オーミ
   ツク部とほぼ同じ厚さを有することを特徴とする特許請
   求の範囲第７項又は第８項に記載の半導体装置。 １３、表面に平行な方向に見て、チャネル領域がほぼ均
   一なドーピング濃度を有することを特徴とする特許請求
   の範囲第７項、第８項又は第１２項に記載の半導体装置
   。 １４、多結晶シリコンの連続した層を反対の導電形の高
   オーミツク部の列に分割した形態をしたクロック電極を
   設け、これらの高オーミツク部が電荷結合素子のクロッ
   ク電極本体を構成し、更にクロック電圧を印加する手段
   を設け、両者を第１の導電形の中間にあって電気的に浮
   動状態にある部分により互に分離したことを特徴とする
   特許請求の範囲第６項記載の半導体装置。 １５、電荷結合素子を表面チャネル形とし、半導体本体
   が少なくとも第１の導電形の表面に隣接する層を有し、
   この中に電荷結合素子のチャネルが画成されると共に、
   多結晶シリコンのクロック電極の高オーミツク部を反対
   の導電形としたことを特徴とする特許請求の範囲第４項
   記載の半導体装置。 １６、前記多結晶シリコンの高オーミツク部を導電材料
   の中間の低オーミツク部に結合し、高オーミツク部と低
   オーミツク部とに等しい電圧を印加した時、低オーミツ
   ク部の下のチャネル領域内に電位井戸が形成され、高オ
   ーミツク部の下のチャ□ネ“ル領域内に電位障壁が形成
   されるように構成したことを特徴とする特許請求の範囲
   第１５項記載の半導体装置。 １７、半導体素子を絶縁ゲート形電界効果トランジスタ
   とし、これを二重拡散形とし、ここにおいてソース領域
   とチャネル領域とを夫々第１と第２の導電形の表面領域
   で構成し、第２の導電形の領□域が少なべとも部分的に
   第１の導電形の領域を取り囲むと共に、中間の比較的高
   オーミンクなドリフト領域により第１の導電形のトレイ
   ン領域から分離され、ゲート電極がトランジスタのドリ
   フト領域の上方に位置する第２の導電形の弱くドープさ
   れた部分を具えるように構成したことを特徴とずる特許
   請求の範囲第１項ないし第３項のいずれか一項に記載の
   半導体装置。 １８、ゲート電極の前記弱くドープされた部分を整流性
   のｐｎ接合を介してトランジスタのドレイン領域に接続
   したことを特徴とする特許請求の範囲第１７項記載の半
   導体装置。 １９、半導体素子を電界効果トランジスタとし、半導体
   本体が第１の導電形の表面領域を具え、この表面領域の
   中に第２の導電形のソース領域とドレイン領域とを配置
   し、ソース領域とトレイン領域との間に位置する表面領
   域の部分内に第２の導電形の領域を形成し、これにより
   ソース領域とドレイン領域との間の抵抗を下げ、第１の
   導電形のゲート電極の高オーミツク部をこの第２の導電
   形の領域の上方に位置させ、トランジスタの絶縁ゲート
   電極の一部を形成するように構成したことを特徴とする
   特許請求の範囲第１項ないし第３項のい−−−−−−−
   −−−−−−ずれが−項に記載の半導体装置・２０、電
   界効果トランジスタを二重拡散形とし、ソース領域を少
   なくとも一部、表面領域内に形成され且つトランジスタ
   のチャネル領域を構成する第１の導電形の領域内に配置
   し、この第１の導電形の領域とトレイン領域とを中に前
   記第２の導電形の領域が形成されるドリフト領域により
   互に分離したことを特徴とする特許請求の範囲第１９項
   記載の半導体装置。 ２１、半導体装置が高電圧素子を具え、そのゲート電極
   又は少なくともゲート電極の高オーミツク部がフィール
   ドプレートを構成することを特徴とする特許請求の範囲
   第１項ないし第３項のいずれか一項に記載の半導体装置
   。 ２２、半導体本体が第１の導電形の基板領域と、この基
   板領域と半導体本体の表面とに接する第２の、反対の導
   電形の半導体層とを具え、この半導体層が基板領域との
   間にｐｎ接合を形成し、高電圧素子の少なくとも一領域
   がこの半導体層の中に形成され、ｐｎ接合に降服電圧よ
   りも低い逆電圧がかかった時半導体層が少なくとも局所
   的にその全厚さに亘って空乏化され、基板領域がその厚
   さの一部に亘って空乏化されるように構成したことを特
   徴とする特許請求の範囲第２１項記載の半導体装置。 ２３、半導体層のドーピング濃度を、降服電圧の時ｐｎ
   接合に関連する第１の空乏層が半導体層の厚さの一部に
   亘ってしか延在せず、フィールドプレートを構成するゲ
   ート電極が、少なくともパワー素子の両端間に半導体層
   に対し高い電圧がかかった時基板領域の符号と同じ符号
   を有し、その結果箱２の空乏層がフィールドプレートの
   下方で表面から半導体層の中に延在するように構成した
   ことを特徴とする特許請求の範囲第２２項記載の半導体
   装置。 ２４、高電圧素子を絶縁ゲート形電界効果トランジスタ
   としたことを特徴とする特許請求の範囲ｉ２１項ないし
   第２３項のいずれか一項に記載の半導体装置。 ２５、電界効果トランジスタを二重拡散形とし、１ヘラ
   ンジスタのチャネル領域の上方に位置するゲート電極と
   、トランジスタのドリフト領域の上方に位置するフィー
   ルドプレートとを互に電気的に絶縁したことを特徴とす
   る特許請求の範囲第２４項記載の半導体層。 ２６、フィールドプレートを電気的に電界効果トランジ
   スタのソース領域に接続したことを特徴とする特許請求
   の範囲第２５項記載の半導体装置。 ２７、フィールドプレートの厚さを、電圧が印加された
   時、空乏層が少なくとも局所的にフィールドプレートの
   全厚さに亘って形成できるように選んだことを特徴とす
   る特許請求の範囲第２１項ないし第２６項のいずれか一
   項に記載の半導体装置。 ２８、フィールドプレートに整流性の接合を設け、少数
   キャリヤを排除できるように構成したことを特徴とする
   特許請求の範囲第２１項ないし第２７項のいずれか一項
   に記載の半導体装置。