JPH0656888B2 - 半導体装置 - Google Patents

半導体装置

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JPH0656888B2
JPH0656888B2 JP63184769A JP18476988A JPH0656888B2 JP H0656888 B2 JPH0656888 B2 JP H0656888B2 JP 63184769 A JP63184769 A JP 63184769A JP 18476988 A JP18476988 A JP 18476988A JP H0656888 B2 JPH0656888 B2 JP H0656888B2
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semiconductor
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レオナルド・ヤン・マリー・エッセル
ヘルマヌス・ヨセフス・ヘンリクス・ウィルティング
エドゥアルド・フェルディナンド・スティクフォールト
ヘンリクス・マリア・ヨセフ・ファエス
アドリアヌス・ウィレム・ルディクフイツェ
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エヌ・ベー・フィリップス・フルーイランペンファブリケン
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Description

【発明の詳細な説明】 本発明は、単結晶半導体本体を有するMIS 形の半導体素
子を具える半導体装置であって、この半導体本体の一表
面に前記のMIS 形の半導体素子のゲート誘電体を構成す
る比較的薄肉の誘電体層が設けられ、この誘電体層上に
半導体本体の表面電位を制御するための、ドーピングさ
れた半導体材料より成るゲート電極が形成されている当
該半導体装置に関するものである。
半導体技術では、ゲート電極として非常にしばしば多結
晶シリコンが用いられる。このため多結晶シリコンはし
ばしば縮めてポリシリコンとかポリと呼ばれるが、この
ように多結晶シリコンがポピュラーなのは多きにポリシ
リコンがゲート電極とソース及びドレイン領域とが同じ
マスキング段階で画成される自己整合MOS プロセスに非
常に適した材料であることによる。また集積回路では、
ゲート電極としてだけでなく、配線のためにもポリシリ
コンが用いられる。
特に電力消費量及びRC時定数又はそのいずれか一方をで
きるだけ小さく保つために、ポリシリコンの抵抗をでき
るだけ低くするのが慣例であり、それには、例えばでき
るだけ高く（1020〜1022原子／cm3）ポリにドープした
り、適当な材料を用いてポリをケイ化物に変換してい
る。
ゲート誘電体はたいていの場合シリコン酸化物により構
成されるが、このシリコン酸化物は、半導体自体がシリ
コンから成る時は、半導体本体の表面を酸化することに
より得られる。ゲート電極が電界効果装置のゲート電極
となる時は、厚さが0.1 μｍのオーダーの酸化物層が用
いられる。しかし、半導体装置が高電圧で動作しなけれ
ばならに時や、ゲート電極が降伏電圧を高くするための
フィールドプレートを構成する場合は、ゲート誘電体の
厚さをもっと厚くすることができる。
ゲート誘電体の厚さを選択するに当たっては、いくつか
の因子がきいてくるが、因子が厚さに対し異なる要求を
課してくることがある。このため最終的な選択はしばし
ば一種の妥協により行われ、そこでは種々の要求が重要
さの程度に依存して大幅にあるいは小幅に満足させられ
る（全く満足されないこともある）。この結果、半導体
装置の動作はしばしば第１の点では満足のゆくものであ
るが、他の点では改良の必要があることがある。
薄い酸化物と厚い酸化物が両方とも同時に欲しいことが
ある。既知のように、例えばD-MOST又はDSA-MOSTでは、
チャネル領域とそれに続くドリフト領域とによりソース
領域とドレイン領域と互いに分離されている。しばしば
用いられるD-MOSTの製造方法では、まず「薄い」ゲート
誘電体を設け、次にゲート電極を形成し、更にこのゲー
ト電極をドーピングマスクの一部としてチャネルを形成
する領域並びにソース及びドレイン領域を設けている。
このようにして作られたトランジスタでは、薄いゲート
酸化物によりドリフト領域がゲート電極から分離され
る。しかし、トランジスタの高周波特性の点では、ゲー
ト電極とドリフト領域との間の電気的結合を解くことが
望ましい。而してこのような電気的結合の解離はドリフ
ト領域の上に厚い酸化物を設ければ得られる。しかし、
チャネル領域の上に薄い酸化物を正確に設けると共にド
リフト領域の上に厚い酸化物を正確に設けるプロセスは
非常に厳しい整合手法を必要とし、寸法が小さくなるに
つれてこれは一層困難になってきている。この理由で、
一般には、ドリフト領域の上にも薄いゲート酸化物を設
けている。
ゲート電極とトランジスタの他の部分とが重なり合うこ
とにより生ずる容量は、種々のタイプのトランジスタで
役立ており、種々の用途を有している。例えば、同調回
路の場合は、このタイプの回路でスイッチとして用いる
ことができるようにするために、低い「オン」抵抗を有
し、「オフ」状態では容量が小さいMOS トランジスタが
要求される。説明を簡単ならしめるため、前述した種類
の通常のD-MOSTを用いるものと仮定するが、この場合は
トランジスタのドリフト領域に付加的注入を行うことに
より低い「オン」抵抗を得ており、この結果関連区域で
はドーピングが高くなる。この注入のため、酸化物の厚
さは不変であるが、ドレイン−ゲート容量、従ってドレ
イン−ソース容量も大きくなる。それ故、このようなト
ランジスタを同調回路で使用するのに適したものにする
ため、チャネル及びドレインとゲート電極との間の電気
的結合を解くことが望まれる。
ゲート電極と半導体本体とを電気的に離すことは、不所
望な寄生容量の点だけでなく、他の点でも有利であるこ
とがある。
本発明の目的は特に前述した問題及び関連する問題を大
部分ないしは少なくとも大幅に除去できるゲート電極構
造を提供するにある。
このような本発明は、半導体層内の空乏層が誘電体の空
乏層に匹敵する特性を有し、ゲート電極と誘電体との間
に空乏化された半導体層が形成されると、制御自在の誘
電体の擬似的な厚い微分が得られることを認識したこと
に基づいている。
本発明は、単結晶半導体本体を有するMIS 形の半導体素
子を具える半導体装置であって、この半導体本体の一表
面に前記のMIS 形の半導体素子のゲート誘電体を構成す
る比較的薄肉の誘電体層が設けられ、この誘電体層上に
半導体本体の表面電位を制御するための、ドーピングさ
れた半導体材料より成るゲート電極が形成されている当
該半導体装置において、前記のゲート誘電体に隣接する
ゲート電極の少なくとも一部分が、通常の動作状態の下
で降伏を生じることなく前記のゲート誘電体から前記の
一部分内に延在する空乏層を形成して半導体本体とゲー
ト電極との間の電気的結合が一時的に且つ局所的に又は
一時的に或いは局所的に解除されるような低いドーピン
グ濃度および導電形を有する部分（以後高オーミック部
と称する）であり、前記の半導体素子が絶縁ゲート電界
効果トランジスタであり、この絶縁ゲート電界効果トラ
ンジスタはソース領域およびチャネル領域がそれぞれ第
１および第２導電形の表面領域を以て構成されている二
重拡散形であり、第２導電形の表面領域が少なくとも部
分的に第１導電形の表面領域を囲んでいるとともに中間
にある比較的高オーミックなドリフト領域により第１導
電形のドレイン領域から分離されており、ゲート電極は
絶縁ゲート電界効果トランジスタのドリフト領域の上方
に位置する第２導電形の弱くドープされた部分を具えて
いることを特徴とする。
このようにすると、固定されたイオンの電荷分布を伴う
が、空乏層が誘電体のように振る舞うため、この空乏層
が形成されている区域で誘電体層の厚さが増大し、この
結果ゲート電極と半導体本体との間の電気的結合が解か
れる。そしてこの空乏層は電界が所定の値をとる時から
所定の方向にのみ形成されるため、所定の動作状態の下
でのみ電気的結合が解け、他の動作状態の下では空乏層
が形成されず、従ってこの時はゲート電極と半導体本体
との間に強い結合が得られる。空乏層がゲート電極内に
形成される区域及び条件は、後述する諸実施例から明ら
かなように、ゲート電極のドーピングに依存して選択す
ることができる。
以下図面につき説明する。
図面は略図であって、寸法通りではないことに注意され
たい。
一例としてこここに第１図につき所謂二重拡散絶縁ゲー
ト形電界効果トランジスタ、即ち、空乏化するゲート電
極を具えるD-MOSTを説明する。ここに述べる実施例はｎ
チャネル形D-MOSTに関するものであるが、本発明はｐチ
ャネル形トランジスタにも利用できることを認めるべき
である。第１図に断面図を示す半導体装置はｐ形半導体
本体即ち基板40を具え、この基板40の表面41に高オーミ
ックのドリフト領域42を設けてある。本例ではこのドリ
フト領域は弱くドープした領域により構成する。なお、
このドリフト領域はｎ形とすることもできるし、ｐ形と
することもできるが、本例ではｎ形とする。このトラン
ジスタはｎ形のソース領域43と、同じくｎ形のドレイン
領域44と、ソース領域43を取り巻き且つ中にチャネル46
が形成されるｐ形領域45とを具える。既知のように、ソ
ース領域43とｐ形領域45とは同一のドーピングマスクを
通して形成することができる。この結果、チャネル領域
46又は少なくともチャネル領域46の長さがソース領域43
の拡散深度とｐ形領域45の拡散深度との差により完全に
決まる。ソース領域43とドレイン領域44とには夫々略式
図示したソースコンタクト47とドレインコンタクト48と
を設ける。表面41は絶縁性の酸化物層49で覆うが、この
絶縁性の酸化物層49はトランジスタのゲート誘電体を構
成する。この絶縁性の酸化物層49の上に多結晶シリコン
層の形態をしたゲート電極50を設ける。
このトランジスタは当業者には既知の技術により作るこ
とができるが、その際ソース領域43と、ドレイン領域44
と、ｐ形領域45とをゲート電極50に対し自己整合的態様
で設けることができる。ゲート電極50のチャネル46の上
方にある部分50a はそれ自体は既知の技術の一つ、例え
ば、高ドーピングにより低オーミックにすることができ
る。また、真のゲート電極を構成し、チャネル46の導電
度を変調する部分50a に金属コンタクト51を設けること
ができる。これに対し、部分50b は後に詳述するように
比較的高い抵抗を有する。
ここに述べたタイプの通常のトランジスタではゲート電
極を極力高ドープする。従って、ゲート電極とドリフト
領域42とが重なり合うことは大きな欠点となる。計算に
よれば電圧Vdが低く、電流が大きい時ドリフト領域内に
電荷が蓄積されるおそれがあり、これが相互コンダクタ
ンス特性に悪影響を及ぼすことがある。また、ゲートと
ドレインとの間のミラー容量がしばしば不所望な程度に
大きくなる。
これに対し本発明によれば、不純物濃度が、例えば、５
×1015原子／cm3と1017原子／cm3との間にある弱くｐド
ープした（p-）ゲート電極50を用いる。動作時に正の電
圧がドレインｄに印加されると、ドリフト領域42が空乏
化されると共に、部分50b 内にも空乏層52が形成され
る。この空乏層52は図では電極のハッチングされない部
分により示されているが、厚さがソースからドレインに
向って増大し、ドリフト領域42とゲート電極50との間の
電気的結合を解く。このようにしてゲート電極50とドリ
フト領域42とが重なり合うことによる不利益が効果は少
なくとも大部分回避できる。
チャネル領域内の電子層から成る反転層46がゲート電極
50a とゲート酸化物49との間の界面にホールの蓄積を可
能にする。この結果、ゲート電極の部分50a の抵抗が下
がる。
ポリ電極50b のドーピングと印加される電圧とに依存し
て、ポリ電極50b と酸化物層49との間の界面に熱的に発
生した電子の蓄積が生じ得る。しかし、スイッチング周
波数が高い場合は、電子が発生する速度が一般に余りに
低く、この場合はこのような反転層が形成される可能性
は低い。しかし、スイッチング周波数を低くしたり、所
定の直流調整を行うと、このような反転層は実際に生ず
る。第２図はこれを回避できる態様を示したものであ
る。この第２図も上記実施例に匹敵しうるD-MOSTの断面
図を示したものであり、対応する部分には第１図と同じ
符号を付してある。第１図と比較すると、本例ではゲー
ト電極50がドレイン領域44の一部の上に迄延在してい
る。ｐ−形のゲート50のドレイン領域44の上に設けられ
る部分50c はｎ＋にドープする。この結果ゲート電極内
にpn接合53が形成されると共に、ドリフト領域42とゲー
ト電極50との間にpn接合54が形成される。動作時には、
ドレイン領域44にゲート電極50よりも高い電圧を印加す
ると、pn接合53に逆方向バイアスがかかる。こうなる
と、pn接合53がカットオフされることによりゲート電極
50内に発生した電子は排出され、このため空乏層52内に
反転層が形成されなくなる。
注意すべきことは、ゲート電極50にドレイン領域44より
も高い電圧が印加されると、pn接合53が順方向にバイア
スされ、電流が金属コンタクト51とドレイン領域44との
間に流れ得ることである。しかし、ゲート電極50b が高
抵抗にあるため、この電流は受容できる程度に低レベル
に保たれる。
ここに述べた２個のMOS トランジスタはラテラルトラン
ジスタであり、ソース領域43とドレイン領域44とが両方
とも表面41に位置している。これに対し、第３図は本発
明に係るバーティカルD-MOSTの一実施例を示したもので
ある。この第３図は２個のチャネル領域45により囲まれ
ている２個のソース領域43（又は閉じた構造を有する一
つの共通ソース領域の２個の部分）がドリフト領域を囲
んでいる部分を示す。ドレイン領域ｎ＋領域55により構
成されるが、このｎ＋領域55は、個別トランジスタの場
合は、半導体装置の基板を構成する。電流は、チャネル
46を経てドリフト領域42に到達した後、縦方向で基板55
に流れる。ゲート電極50の組成は第１図に示した実施例
と同一にすることができ、チャネル46の上方に空乏化さ
れない部分50a があり、ドリフト領域42の上方に空乏化
された部分50b が存在する。部分50b 内の空乏層は前の
実施例と同じ利点を有する。即ち、ゲートとドリフト領
域との間の電気的結合を解き、この結果一層D-MOSTの理
想的特性に近づく。
第４図は、例えば、RF受信機、FM受信機又はテレビジョ
ン受像機内のディジタル回路内同調装置及びプリセレク
タ又はそのいずれか一方におけるスイッチとして使用で
きるD-MOSTの断面図を示したものであり、第５図はこの
ようなスイッチの等価回路を示したものであって、これ
は高レベルＨと低レベルＬとの間の接続路を構成する。
このスイッチは寄生容量Ｃと寄生抵抗Ｒとを有する。ス
イッチが「オン」状態にある時ＨとＬとの間のインピー
ダンスピ（Zon）を最小値に保つため、Ｒはできるだけ
低くなければならない。他方、スイッチが「オフ」状態
にある時は、インピーダンス(Zoff)をできるだけ高くす
る必要がある。これはＣできるだけ小さくなければなら
ないことを意味する。この目的のためダイオードを用い
ることが知られている。しかし、十分低い抵抗値を得る
ためには、可成り大きな電流をダイオードに流す必要が
ある。これに対し、電界効果トランジスタは「オン」状
態でも「オフ」状態でも電力消費量を小さくできる。種
々ある電界効果トランジスタの中でも、D-MOSTはチャネ
ル長が短いため抵抗値が比較的低いという付加的利点を
有する。しかも、普通のD-MOSTではドリフト領域とゲー
ト電極とが重なり合うと、ドリフト領域が可成り大きな
Ｃを与える。また、抵抗値もしばしば所望の値よりは大
きい。第４図は本発明に係るD-MOSTの構造を示したもの
であって、ここではこれらの欠点が大部分除かれてい
る。
このトランジスタもD-MOST形であってｎ形基板40を具え
ている。しかし、高オーミックな領域42は、前の諸実施
例と対照的に、ドーピング濃度が約５×1014原子／cm3
であるｐ−形領域により構成されている。この領域42は
既知の態様でエピタキシャル成長又はイオン注入により
形成することができる。チャネル領域並びにソース領域
及びドレイン領域はここでも夫々ｐ形領域45並びにｎ形
表面領域43及び44により構成されている。ドリフト領域
42内に厚さが約0.5 μｍで、ドーピング濃度が約５×10
17原子／cm3であるｎ形表面領域57を形成する。ゲート
電極50はここでもｐ形シリコンで構成し、少なくとも部
分50b のドーピング濃度を低く（実際上２×1015原子／
cm3より低く）し、正規の動作状態の下で、この中に空
乏層が形成できるようにする。この空乏層は電極50b の
厚さ全体に亘って延在させることができる。
「オン」状態では、正の電圧をゲート電極に印加する。
この結果、チャネル領域45内にｎ形チャネル46が誘起さ
れ、このチャネル46とｎ形表面領域57とがソース領域43
とドレイン領域44との間の接続路を形成する。ｎ形表面
領域57の抵抗値は低くして、ソース領域とドレイン領域
との間の全抵抗が殆どチャネル46の抵抗により決まるよ
うにする。このチャネルの長さが短いため、この抵抗は
非常に低いレベルに保たれる。
「オフ」状態では、例えば（ソース領域の電位に対し
て）負の電圧をゲート電極に印加する。この時はチャネ
ル46がないため、ソースとドレインの間で電流が流れる
ことはできない。また、ゲート50とドレイン領域44との
間の電位差のため、ゲート電極内に空乏層52が形成され
る。この空乏層は第４図でも50b のハッチングしていな
い部分により示されている。空乏層52は、酸化物層49か
ら少なくとも50b の厚さの一部に亘って延在するが、ゲ
ート電極とドレイン領域44との間の電気的結合を解き、
この結果ゲート電極とドレイン領域との間の容量、従っ
てスイッチの両端間の寄生容量Ｃが小さくなる。基板40
を介する寄生容量の影響は空乏化用のｐ−領域42のため
小さく保つことができる。
ここに述べた「オフ」状態で容量が小さくなる効果はD-
MOSTで利用できるだけでなく、他の通常のタイプのMOS
トランジスタで利用することもできる。第6a図は所謂デ
ィプリーション形の通常のMOS トランジスタを具えるこ
のようなスイッチの断面図である。このトランジスタは
ｐ形基板58を具え、この中にｎ形のソース領域43とドレ
イン領域44とが形成されている。ゲート酸化物49の上に
低オーミック部50a と高オーミック部50b とから成るｐ
形ポリ電極50が設けられている。この高オーミック部50
b はチャネルの、ドレイン領域44に隣接する部分の上方
に位置する。例えば、イオン注入によりソース領域とド
レイン領域との間のチャネル領域内に薄い、可成り低オ
ーミックのｎ形表面領域57を形成する。このトランジス
タは負の電圧をゲート電極に印加することにより「オ
フ」状態にすることができる。ゲート電極とドレイン領
域44との間の電位差のため、この場合もゲート電極内に
電気的結合を解く空乏層52が形成される。この結果ゲー
トとドレイン間の容量が相当に小さくなる。ｎ形表面領
域57はここでも「オン」抵抗を低くする利点を有する。
第6b図は第6a図のトランジスタの変形例であって、ここ
ではｎ形表面領域57がドレイン領域44にだけ接続されて
おり、このドレイン領域からソース領域43とドレイン領
域44との間の全距離の一部に亘ってだけ延在する。この
場合、ｎ形表面領域57はドレインの一部と看做すことも
できるから、このようなトランジスタは「延長ドレイン
MOST」（extended drain MOST）とも呼ばれる。ゲート
電極はここでもｐ＋多結晶シリコンの高ドープ部50a を
具えるが、この高ドープ部50a は真のチャネル領域を構
成する半導体本体の非再ドープ部56の上方に位置する。
このゲート部50a は、ｎ形表面領域57の上方に位置し弱
くｐドープされた部分50b につながる。このｐドーピン
グも低く選び、部分50b 内に空乏層（図示せず）が形成
され、前述したように寄生容量を下げられるようにす
る。
第７図は第４図に示した半導体装置の変形例と考えるこ
とができるバーティカルD-MOSTの断面図である。この半
導体装置も上述した実施例と同じ態様でｎ＋ドレイン領
域94、ｎ形ドリフト領域95、ｐ形チャネル領域96及びｎ
＋ソース領域97を具える。酸化物層100 の上に多結晶シ
リコン層を設けるが、この多結晶シリコン層は、トラン
ジスタのチャネル領域の上方にあり、トランジスタの真
のゲート電極を構成し、強くｎドーピングされ得る部分
98と、ドーピングが弱く、中に空乏層101 を形成できる
高オーミック部99とから成る。前述した実施例と対照的
に、多結晶シリコン層99はｎ形である。トランジスタの
「オフ」状態では、電極99の下のドリフト領域は完全に
空乏化されている。ｎ形にドーピングされているため、
この時電極99内には空乏層が形成されない。しかし、ド
リフト領域が十分厚く且つ高オーミックに選ばれてお
り、ｐ形チャネル領域96同志の間の距離が過度に大きく
選ばれていない時は、それにもかかわらず、「オフ」状
態での寄生ゲート−ドレイン容量を十分小さく保つこと
ができる。「オン」状態では、高オーミック部99の電位
がドレインｄよりも高くなるような高い電圧をゲート電
極98にかけることができる。この状態では、高オーミッ
ク部99内に空乏層101 が形成され、この空乏層101 が形
成され、この空乏層101 が酸化物100 から高オーミック
部99内に延在する。空乏層の境界は破線で示した。この
ようにポリ電極の一部99内に正の空間電荷領域が存在す
るため、ドリフト領域内に電子の蓄電層102 から成る負
の空間電荷領域が生ずる。この電子の蓄積層102 が一層
低い「オン」抵抗を与えると共に、同時にゲート電極内
の空乏層101 のため低いゲート−ドレイン容量が得られ
る。
本発明はここに述べた諸実施例に限定されるものではな
く、当業者ならば本発明の範囲を逸脱せずに種々の変形
例を作ることができることを認めるべきである。例え
ば、上述した諸実施例で、導電形を逆にすることができ
る。また、シリコンの代わりに、他の適当な半導体材料
を用いることもできる。
ゲート電極の高オーミック材料は多結晶構造の代わりに
単結晶構造とすることができる。
前述した諸実施例で示したオーミックな接続部を設ける
代わりに、高オーミックなポリ電極に他の接続部、例え
ば、容量性結合を設けることもしばしばある。更に、本
発明はここに述べたタイプ以外の他の半導体装置で用い
ても有利である。
【図面の簡単な説明】
第１図は本発明半導体装置の一例のD-MOSTを示す断面
図、 第２図は第１図のトランジスタの一変形例を示す断面
図、 第３図は本発明に係るバーティカルD-MOSTを示す断面
図、 第４図は本発明に係るトランジスタの別の実施例を示す
断面図、 第５図はスイッチとして使用した第４図のトランジスタ
の等価回路図、 第6a図および6b図は第４図のトランジスタの２個の変形
例を示す断面図、 第７図は本発明に係るバーティカルD-MOSTを示す断面図
である。 40……基板（半導体本体） 41……表面、42……ドリフト領域 43……ソース領域、44……ドレイン領域 45……ｐ形領域（チャネル領域） 46……チャネル、47……ソースコンタクト 48……ドレインコンタクト 49……絶縁性の酸化物層（ゲート誘電体） 50a,50b ……ゲート電極、51……金属コンタクト 52……空乏層、53,54 ……pn接合 55……ｎ＋領域、56……非再ドープ部 57……ｎ形表面領域、58……基板 94……ｎ＋領域（ドレイン） 95……ｎ形領域（ドリフト領域） 96……ｐ形領域（チャネル領域） 97……ｎ形ソース領域 98……ゲート電極 99……空乏層を形成できる高オーミック部 100 ……酸化物層、101 ……空乏層 102 ……電子の蓄積層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エドゥアルド・フェルディナンド・スティ クフォールト オランダ国5621 ベーアー アインドーフ ェン フルーネヴァウツウェッハ１ (72)発明者 ヘンリクス・マリア・ヨセフ・ファエス オランダ国5621 ベーアー アインドーフ ェン フルーネヴァウツウェッハ１ (72)発明者 アドリアヌス・ウィレム・ルディクフイツ ェ オランダ国5621 ベーアー アインドーフ ェン フルーネヴァウツウェッハ１

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】単結晶半導体本体を有するMIS 形の半導体
    素子を具える半導体装置であって、この半導体本体の一
    表面に前記のMIS 形の半導体素子のゲート誘電体を構成
    する比較的薄肉の誘電体層が設けられ、この誘電体層上
    に半導体本体の表面電位を制御するための、ドーピング
    された半導体材料より成るゲート電極が形成されている
    当該半導体装置において、前記のゲート誘電体に隣接す
    るゲート電極の少なくとも一部分が、通常の動作状態の
    下で降伏を生じることなく前記のゲート誘電体から前記
    の一部分内に延在する空乏層を形成して半導体本体とゲ
    ート電極との間の電気的結合が一時的に且つ局所的に又
    は一時的に或いは局所的に解除されるような低いドーピ
    ング濃度および導電形を有する部分（以後高オーミック
    部と称する）であり、前記の半導体素子が絶縁ゲート電
    界効果トランジスタであり、この絶縁ゲート電界効果ト
    ランジスタはソース領域およびチャネル領域がそれぞれ
    第１および第２導電形の表面領域を以て構成されている
    二重拡散形であり、第２導電形の表面領域が少なくとも
    部分的に第１導電形の表面領域を囲んでいるとともに中
    間にある比較的高オーミックなドリフト領域により第１
    導電形のドレイン領域から分離されており、ゲート電極
    は絶縁ゲート電界効果トランジスタのドリフト領域の上
    方に位置する第２導電形の弱くドープされた部分を具え
    ていることを特徴とする半導体装置。
  2. 【請求項２】ゲート電極の前記弱くドープされた部分は
    整流性のpn接合を介してトランジスタのドレイン領域に
    接続されていることを特徴とする特許請求の範囲第１項
    に記載の半導体装置。
  3. 【請求項３】ゲート電極の前記高オーミック部がシリコ
    ン層からなり、そのドーピング濃度が高々約1018原子／
    cm3であることを特徴とする特許請求の範囲第１項又は
    第２項に記載の半導体装置。
  4. 【請求項４】前記高オーミック部のドーピング濃度が10
    15原子／cm3と５×1017原子／cm3との間に入ることを特
    徴とする特許請求の範囲第３項に記載の半導体装置。
  5. 【請求項５】単結晶半導体本体を有するMIS 形の半導体
    素子を具える半導体装置であって、この半導体本体の一
    表面に前記のMIS 形の半導体素子のゲート誘電体を構成
    する比較的薄肉の誘電体層が設けられ、この誘電体層上
    に半導体本体の表面電位を制御するための、ドーピング
    された半導体材料より成るゲート電極が形成されている
    当該半導体装置において、前記のゲート誘電体に隣接す
    るゲート電極の少なくとも一部分が、通常の動作状態の
    下で降伏を生じることなく前記のゲート誘電体から前記
    の一部分内に延在する空乏層を形成して半導体本体とゲ
    ート電極との間の電気的結合が一時的に且つ局所的に又
    は一時的に或いは局所的に解除されるような低いドーピ
    ング濃度および導電形を有する部分（以後高オーミック
    部と称する）であり、前記の半導体素子が電界効果トラ
    ンジスタであり、前記の半導体本体は第１導電形の表面
    領域を具え、この表面領域の中に第２導電形のソース領
    域およびドレイン領域が配置され、これらソース領域お
    よびドレイン領域間に位置する表面領域の部分内に第２
    導電形の領域が形成され。これによりソース領域とドレ
    イン領域との間の抵抗値を下げ、ゲート電極の前記高オ
    ーミック部が第１導電形であり且つ第２導電形の前記の
    領域の上方に位置しており、またトランジスタの絶縁ゲ
    ート電極の一部を構成していることを特徴とする半導体
    装置。
  6. 【請求項６】前記の電界効果トランジスタは二重拡散形
    であり、前記のソース領域は、前記の表面領域内に形成
    され且つトランジスタのチャネル領域を構成する第１導
    電形の領域内に少なくとも部分的に位置しており、第１
    導電形の前記の領域と前記のドレイン領域とは、第２導
    電形の前記の領域が形成されているドリフト領域により
    互いに分離されていることを特徴とする特許請求の範囲
    第５項に記載の半導体装置。
  7. 【請求項７】ゲート電極の前記高オーミック部がシリコ
    ン層からなり、そのドーピング濃度が高々約1018原子／
    cm3であることを特徴とする特許請求の範囲第５項又は
    第６項に記載の半導体装置。
  8. 【請求項８】前記高オーミック部のドーピング濃度が10
    15原子／cm3と５×1017原子／cm3との間に入ることを特
    徴とする特許請求の範囲第７項に記載の半導体装置。
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Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR890004495B1 (ko) * 1984-11-29 1989-11-06 가부시끼가이샤 도오시바 반도체 장치
JPS6269664A (ja) * 1985-09-24 1987-03-30 Toshiba Corp 相補ｍｏｓ型半導体装置
JPH01286367A (ja) * 1988-05-12 1989-11-17 Nec Corp 縦型電界効果トランジスタ
US4965648A (en) * 1988-07-07 1990-10-23 Tektronix, Inc. Tilted channel, serial-parallel-serial, charge-coupled device
US4992842A (en) * 1988-07-07 1991-02-12 Tektronix, Inc. Charge-coupled device channel with countinously graded built-in potential
US5223735A (en) * 1988-09-30 1993-06-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device in which circuit functions can be remedied or changed and the method for producing the same
EP0404306A3 (en) * 1989-06-19 1991-07-17 Tektronix Inc. Trench structured charge-coupled device
AU638812B2 (en) * 1990-04-16 1993-07-08 Digital Equipment Corporation A method of operating a semiconductor device
EP0487022B1 (en) * 1990-11-23 1997-04-23 Texas Instruments Incorporated A method of simultaneously fabricating an insulated gate-field-effect transistor and a bipolar transistor
JP2647748B2 (ja) * 1990-12-26 1997-08-27 日本ビクター株式会社 Ｍｉｓトランジスタ
US5208477A (en) * 1990-12-31 1993-05-04 The United States Of America As Represented By The Secretary Of The Navy Resistive gate magnetic field sensor
JP3208595B2 (ja) * 1992-04-13 2001-09-17 ソニー株式会社 電荷転送装置
TW273039B (ja) * 1993-02-16 1996-03-21 At & T Corp
US5858821A (en) * 1993-05-12 1999-01-12 Micron Technology, Inc. Method of making thin film transistors
DE4435461C2 (de) * 1993-10-06 2001-09-20 Micron Technology Inc N D Ges Dünnfilmtransistor und dessen Herstellverfahren
JPH07176732A (ja) * 1993-10-29 1995-07-14 Nkk Corp Ｍｉｓ電界効果型トランジスタの製造方法
US5512495A (en) * 1994-04-08 1996-04-30 Texas Instruments Incorporated Method of manufacturing extended drain resurf lateral DMOS devices
JPH08222710A (ja) 1995-02-17 1996-08-30 Mitsubishi Electric Corp 半導体装置
US5602410A (en) * 1995-08-25 1997-02-11 Siemens Aktiengesellschaft Off-state gate-oxide field reduction in CMOS
DE19612950C1 (de) * 1996-04-01 1997-07-31 Siemens Ag Schaltungsstruktur mit mindestens einem MOS-Transistor und Verfahren zu deren Herstellung
US5793070A (en) * 1996-04-24 1998-08-11 Massachusetts Institute Of Technology Reduction of trapping effects in charge transfer devices
US6023086A (en) * 1997-09-02 2000-02-08 Motorola, Inc. Semiconductor transistor with stabilizing gate electrode
US6043507A (en) * 1997-09-24 2000-03-28 Micron Technology, Inc. Thin film transistors and methods of making
US5966605A (en) * 1997-11-07 1999-10-12 Advanced Micro Devices, Inc. Reduction of poly depletion in semiconductor integrated circuits
US6087208A (en) * 1998-03-31 2000-07-11 Advanced Micro Devices, Inc. Method for increasing gate capacitance by using both high and low dielectric gate material
US6215152B1 (en) * 1998-08-05 2001-04-10 Cree, Inc. MOSFET having self-aligned gate and buried shield and method of making same
US6100564A (en) * 1998-09-30 2000-08-08 International Business Machines Corporation SOI pass-gate disturb solution
US6545316B1 (en) 2000-06-23 2003-04-08 Silicon Wireless Corporation MOSFET devices having linear transfer characteristics when operating in velocity saturation mode and methods of forming and operating same
US6621121B2 (en) 1998-10-26 2003-09-16 Silicon Semiconductor Corporation Vertical MOSFETs having trench-based gate electrodes within deeper trench-based source electrodes
JP4635286B2 (ja) * 1999-11-25 2011-02-23 トヨタ自動車株式会社 半導体装置
US6781194B2 (en) * 2001-04-11 2004-08-24 Silicon Semiconductor Corporation Vertical power devices having retrograded-doped transition regions and insulated trench-based electrodes therein
US6784486B2 (en) * 2000-06-23 2004-08-31 Silicon Semiconductor Corporation Vertical power devices having retrograded-doped transition regions therein
US6933554B1 (en) 2000-07-11 2005-08-23 Advanced Micro Devices, Inc. Recessed tunnel oxide profile for improved reliability in NAND devices
US20030091556A1 (en) * 2000-12-04 2003-05-15 Ruoslahti Erkki I. Methods of inhibiting tumor growth and angiogenesis with anastellin
JP3884266B2 (ja) * 2001-02-19 2007-02-21 株式会社東芝 半導体メモリ装置及びその製造方法
GB0107405D0 (en) * 2001-03-23 2001-05-16 Koninkl Philips Electronics Nv Field effect transistor structure and method of manufacture
JP4198469B2 (ja) * 2001-04-11 2008-12-17 シリコン・セミコンダクター・コーポレイション パワーデバイスとその製造方法
US20040201078A1 (en) * 2003-04-11 2004-10-14 Liping Ren Field plate structure for high voltage devices
US20050274985A1 (en) * 2004-05-26 2005-12-15 Adlerstein Michael G RF decoupled field plate for FETs
JP2008181988A (ja) * 2007-01-24 2008-08-07 Hitachi Ltd 半導体装置
JP2008277787A (ja) * 2007-03-30 2008-11-13 Nec Electronics Corp 電荷転送装置
WO2009133485A1 (en) * 2008-04-30 2009-11-05 Nxp B.V. A field effect transistor and a method of manufacturing the same
JP2010272729A (ja) * 2009-05-22 2010-12-02 Furukawa Electric Co Ltd:The 半導体素子
US8921797B2 (en) * 2012-06-20 2014-12-30 Oxford Instruments Analytical Oy Leakage current collection structure and a radiation detector with the same
US10937872B1 (en) * 2019-08-07 2021-03-02 Vanguard International Semiconductor Corporation Semiconductor structures
JP7246287B2 (ja) * 2019-09-13 2023-03-27 株式会社東芝 半導体装置およびその製造方法
EP4483416A1 (en) * 2022-02-25 2025-01-01 Analog Devices International Unlimited Company Low voltage active semiconductor device monolithically integrated with voltage divider device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3673471A (en) * 1970-10-08 1972-06-27 Fairchild Camera Instr Co Doped semiconductor electrodes for mos type devices
AU461729B2 (en) * 1971-01-14 1975-06-05 Rca Corporation Charge coupled circuits
US3728590A (en) * 1971-04-21 1973-04-17 Fairchild Camera Instr Co Charge coupled devices with continuous resistor electrode
US3932882A (en) * 1973-06-18 1976-01-13 Hewlett-Packard Company Charge transfer device
US4157557A (en) * 1973-07-23 1979-06-05 Sony Corporation Control circuit for signal transmission
US3943545A (en) * 1975-05-22 1976-03-09 Fairchild Camera And Instrument Corporation Low interelectrode leakage structure for charge-coupled devices
JPS5368581A (en) * 1976-12-01 1978-06-19 Hitachi Ltd Semiconductor device
US4132903A (en) * 1977-05-12 1979-01-02 Rca Corporation CCD output circuit using thin film transistor
GB2011178B (en) * 1977-12-15 1982-03-17 Philips Electronic Associated Fieldeffect devices
US4271419A (en) * 1978-01-16 1981-06-02 Texas Instruments Incorporated Serial readout stratified channel CCD
JPS5626467A (en) * 1979-08-10 1981-03-14 Toshiba Corp Semiconductor device and the manufacturing process
US4319261A (en) * 1980-05-08 1982-03-09 Westinghouse Electric Corp. Self-aligned, field aiding double polysilicon CCD electrode structure

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Publication number Publication date
JPH0458700B2 (ja) 1992-09-18
EP0111347B1 (en) 1987-03-11
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US4590506A (en) 1986-05-20
JPS6446980A (en) 1989-02-21
US4586064A (en) 1986-04-29
DE3370249D1 (de) 1987-04-16
NL8203870A (nl) 1984-05-01
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