JPS5990298A - Ｃｐｕの動作監視システム - Google Patents
Ｃｐｕの動作監視システムInfo
- Publication number
- JPS5990298A JPS5990298A JP57199905A JP19990582A JPS5990298A JP S5990298 A JPS5990298 A JP S5990298A JP 57199905 A JP57199905 A JP 57199905A JP 19990582 A JP19990582 A JP 19990582A JP S5990298 A JPS5990298 A JP S5990298A
- Authority
- JP
- Japan
- Prior art keywords
- data
- cpu
- bank
- output
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Executing Machine-Instructions (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマイコシシステムのプロタラムデータバッグ等
に使用するＣＰＵの動作監視システムに関するものであ
る。
に使用するＣＰＵの動作監視システムに関するものであ
る。
一般にメ七りの構成が複数のバンクからなるマイコシシ
ステムにおいては、そのづＯクラムを作成する際に、づ
０クラム領域とデータ領域をバンりごとに分けることが
ある。このようなマイコシシステムにおいてデータをリ
ードする時には、バンクアドレスヲデータ領域のバンク
に指定してからデータをリードするのであるが、データ
領域と同じアドレスの別のバンクにづログラムのサブル
ーチシ等がある場合、づログラムが複雑になり、あるい
は後からづログラムを追加したときなどに、バンク切換
用え金誤って、データ領域をづロタラム領域と聞達える
ことがある。こうした場合通常ＣＰＵが暴走してしまう
ものであるが、反曲暴走すればすぐにづロタラムの不艮
の発見も可能だが、隅然うまく実行したかのごとくみえ
る場合、なかなかづログラムの不艮を発見できないもの
であり、づログラムのデパックにずいぶん時間を費やし
てしまうことになる問題があった。
ステムにおいては、そのづＯクラムを作成する際に、づ
０クラム領域とデータ領域をバンりごとに分けることが
ある。このようなマイコシシステムにおいてデータをリ
ードする時には、バンクアドレスヲデータ領域のバンク
に指定してからデータをリードするのであるが、データ
領域と同じアドレスの別のバンクにづログラムのサブル
ーチシ等がある場合、づログラムが複雑になり、あるい
は後からづログラムを追加したときなどに、バンク切換
用え金誤って、データ領域をづロタラム領域と聞達える
ことがある。こうした場合通常ＣＰＵが暴走してしまう
ものであるが、反曲暴走すればすぐにづロタラムの不艮
の発見も可能だが、隅然うまく実行したかのごとくみえ
る場合、なかなかづログラムの不艮を発見できないもの
であり、づログラムのデパックにずいぶん時間を費やし
てしまうことになる問題があった。
本発明は上述の点に鑑みて提供したものであって、ＣＰ
Ｕから出力されるメモリ制御用信号の状態ではあり得な
いバンクが設定されているときＣＰＵに割込みをかける
ようにし、づログラム上の不良個所を容易に発見できる
ようＫしたＣＰＵの動作監視システムを提供することを
目的とするものである。
Ｕから出力されるメモリ制御用信号の状態ではあり得な
いバンクが設定されているときＣＰＵに割込みをかける
ようにし、づログラム上の不良個所を容易に発見できる
ようＫしたＣＰＵの動作監視システムを提供することを
目的とするものである。
以下本発明の一実施例全図面により詳述する。
第１図は本発明の一実施例を示すものであって、図中＋
１１は各バンクがづロタラム用かデータ用かの種別を示
す１バンク当り１ヒツトのデータを記憶する種別データ
バッファであり、工１０コシトロール入力時にデータバ
ス（３）上のデータをラッチすることにより上記データ
の記憶を行う。（４）はバンクアドレス設定用のバンク
アドレスバッファであｐ１データバス（３）上のデータ
を■１０〕シトＤ−ルの入力時にラッチしてバンクアド
レスの設定を行うものであり、バンクアドレスバッファ
（４）の出力はバンクアドレスバス（６）Ｋ接続され、
図外メｔりのバンク切換用に使用するとともに後述のデ
ータセレクタ（２）にセレクト用データとして入力され
る。かくてデータセレクタ（２）に上記バンクアドレス
バス（５）上のバシクアド′しスをセレクト用データと
して入力し、種別データバッファ（３）出力のもバンク
毎の種別データをセレクトするものであり、データセし
フタ（２）の出力には、今設定中のアドレスのバンクが
プログラム用のものであるかデータ用のものかを示す１
ヒツトの種別データ出力が得られる。（６）ｌ−ｔアシ
ドゲートであって、図外ＣＰＵからメ七り制御用信号と
して出力されるメモリリードと才へ］−ドフエッチとの
両信号を入力しておシ、このアシドゲート（６）出力が
１１′のときはＣＰＵがづ０タラム命令を読み込む動作
状態にあることを示している。かくてこのアシドゲート
（６）の出力はづロタラム領域検出部（７）Ｋ入力され
、上記アシドゲート（６）出力が生じたタイミシタにお
いてデータセレクタ（２）の出力種別データがづ０タラ
ム用のものであるか否か、即ち現在設定中のバンクがづ
ログラム用のものであるか否かを判別し、この判別結果
が否であるとき、それはデータ用のメモリバンクからづ
Ｏクラム命令を読み出す誤動作を行なおうとしているも
のであるから、づログラム領域検出部（７）の歪出力を
イシバータ（８）で反転してフリッづフＤツづ（９）を
セットし、そのＱ出力をＣＰＵ側にイシタラづトリクエ
ストとして送出し、ＣＰＵに割込みをかけるものであり
、これによりづロタラマは異常の発生全知らさせること
Ｋなる。なお上記フリツづフ０ツづ（９）は、ＣＰＵが
イシタラづトを受は付けたときのイシタラづトアクノリ
ッじ信号でリセットされる。
１１は各バンクがづロタラム用かデータ用かの種別を示
す１バンク当り１ヒツトのデータを記憶する種別データ
バッファであり、工１０コシトロール入力時にデータバ
ス（３）上のデータをラッチすることにより上記データ
の記憶を行う。（４）はバンクアドレス設定用のバンク
アドレスバッファであｐ１データバス（３）上のデータ
を■１０〕シトＤ−ルの入力時にラッチしてバンクアド
レスの設定を行うものであり、バンクアドレスバッファ
（４）の出力はバンクアドレスバス（６）Ｋ接続され、
図外メｔりのバンク切換用に使用するとともに後述のデ
ータセレクタ（２）にセレクト用データとして入力され
る。かくてデータセレクタ（２）に上記バンクアドレス
バス（５）上のバシクアド′しスをセレクト用データと
して入力し、種別データバッファ（３）出力のもバンク
毎の種別データをセレクトするものであり、データセし
フタ（２）の出力には、今設定中のアドレスのバンクが
プログラム用のものであるかデータ用のものかを示す１
ヒツトの種別データ出力が得られる。（６）ｌ−ｔアシ
ドゲートであって、図外ＣＰＵからメ七り制御用信号と
して出力されるメモリリードと才へ］−ドフエッチとの
両信号を入力しておシ、このアシドゲート（６）出力が
１１′のときはＣＰＵがづ０タラム命令を読み込む動作
状態にあることを示している。かくてこのアシドゲート
（６）の出力はづロタラム領域検出部（７）Ｋ入力され
、上記アシドゲート（６）出力が生じたタイミシタにお
いてデータセレクタ（２）の出力種別データがづ０タラ
ム用のものであるか否か、即ち現在設定中のバンクがづ
ログラム用のものであるか否かを判別し、この判別結果
が否であるとき、それはデータ用のメモリバンクからづ
Ｏクラム命令を読み出す誤動作を行なおうとしているも
のであるから、づログラム領域検出部（７）の歪出力を
イシバータ（８）で反転してフリッづフＤツづ（９）を
セットし、そのＱ出力をＣＰＵ側にイシタラづトリクエ
ストとして送出し、ＣＰＵに割込みをかけるものであり
、これによりづロタラマは異常の発生全知らさせること
Ｋなる。なお上記フリツづフ０ツづ（９）は、ＣＰＵが
イシタラづトを受は付けたときのイシタラづトアクノリ
ッじ信号でリセットされる。
第２図は本発明の第２の実施例を示すものであって、プ
ログラム用のメ七すバシクにデータを書き込もうとした
とき、ＣＰＵに割込みをかけるようにしである。即ちＣ
ＰＵがメｔり制御用信号としてメモリライト信号を出力
したとき、データ領域検出部（１０）でデータセレクタ
（２）の出力がデータ領域のバンクを示す種別データで
あるか否かを判別し、この判別結果が否のとき前述の第
１図実施例の場合と同様にしてＣＰＵに割込みをかける
ものである。
ログラム用のメ七すバシクにデータを書き込もうとした
とき、ＣＰＵに割込みをかけるようにしである。即ちＣ
ＰＵがメｔり制御用信号としてメモリライト信号を出力
したとき、データ領域検出部（１０）でデータセレクタ
（２）の出力がデータ領域のバンクを示す種別データで
あるか否かを判別し、この判別結果が否のとき前述の第
１図実施例の場合と同様にしてＣＰＵに割込みをかける
ものである。
本発明は上述のように構成したものであるから、データ
用のメ七すバシクから′：５０タラム命令を読出したり
あるいはづロタラム用のメ七すバシクにデータを書込ん
でしまうようなづロタラム上の不良を適確に検出してＣ
ＰＵに割込みをかけてづロタラマに知らせることができ
、づログラ乙のデパック効率を大巾に向上することがで
きる効果に有するものである。
用のメ七すバシクから′：５０タラム命令を読出したり
あるいはづロタラム用のメ七すバシクにデータを書込ん
でしまうようなづロタラム上の不良を適確に検出してＣ
ＰＵに割込みをかけてづロタラマに知らせることができ
、づログラ乙のデパック効率を大巾に向上することがで
きる効果に有するものである。
第１図は本発明一実施例のブロック図、第２図は本発明
の他の実施例のブロック図であり、ｆ１＋は種別データ
バッファ、（２）はヂータセしフタである。 代理人 弁理士 石 １）長 七
の他の実施例のブロック図であり、ｆ１＋は種別データ
バッファ、（２）はヂータセしフタである。 代理人 弁理士 石 １）長 七
Claims (1)
- 【特許請求の範囲】 （１）ＣＰＵと、複数バンクよりなるメ七りとを有し、
づロタラム本記憶用のバンクとデータ記憶用のバンクと
を別々に使用するようにしたマイコシシステムにおいて
、各バンクがづロタラム用かデータ用かの種別を示すデ
ータを記憶する種別データバッファと、バンクアドレス
を入力して上記 。 種別データバッファの出力を選択して現在設定中のバン
クがプログラム用かデータ用かを判別するデータセレク
タとを具備し、ＣＰＵからのメｔり制御用信号と上記デ
ータセレクタの出力信号とを比較してメモリ制御用信号
の状態から論理的にあり得ないバンクが設定されている
ことが判別された七きＣＰＵに割込みをかけるようにし
て成ることをｌ特徴とするＣＰＵの動作監視システム。 （２１Ｃ，ＰＵがづロタラム命令を読み込むときのメ七
り制御用信号を入力してこのメｔり制御用信号の入力時
に上記データセレクタの出力がプログラム用バンクのデ
ータであるか否かを判別し、判別結果か否の七きＣＰＵ
に割込み全がけるようにして成ることを特徴とする特許
請求の範囲第１項記載のＣ’ＰＵの動作監視システム。 （３） ＣＰ ’Ｕがデータを誓き込むときのメ七り
制御用の信号を入力してこのメモリ制御用の信号の入力
時に上記データセレクタの出力がデータ用バンクのデー
タであるか否かを判別し、判別結果、が否のさきＣＰ
Ｕ Ｋ ′Ｍ込みをかけるようにして成ることを特徴と
する特許請求の範囲第１項記載のＣＰＵの動作監視シス
テム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57199905A JPS5990298A (ja) | 1982-11-15 | 1982-11-15 | Ｃｐｕの動作監視システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57199905A JPS5990298A (ja) | 1982-11-15 | 1982-11-15 | Ｃｐｕの動作監視システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5990298A true JPS5990298A (ja) | 1984-05-24 |
Family
ID=16415549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57199905A Pending JPS5990298A (ja) | 1982-11-15 | 1982-11-15 | Ｃｐｕの動作監視システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5990298A (ja) |
-
1982
- 1982-11-15 JP JP57199905A patent/JPS5990298A/ja active Pending
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