JPS5991561A - 外部ｒｏｍ，ｒａｍ拡張制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明（ｄンンクルチノプマイクロコンピュータの外部
ＲＯＭ、ＲＡＭ拡張制岬回路に関するものである。

従来例の構成とその問題点 市ＩＪ　釧ｉ　）目シンクルチップ は、応用分」１ｆの性格上、リアルタイム処理能力を重
視して設削される。このため、主として命令を格納する
ＲＯＭ（リード・オンリ・メモリ）と、主としてテーク
を格納するＲＡＭ（ランダム・アクセス　メモリ）のア
ドレスは別々の空間上に配置され、命令を実行する基本
クロックサイクル期間中に同時にアクセスされるものが
多い。また、処ｊ」能力を高めるため、近年、シングル
チノプマイクロコンビーータに内蔵されるＲＯＭ，ＲＡ
Ｍに卯えて、外部に拡張されるＩ（ＯＭ，ＲＡＭか使用
できるようなアーキテクチャを持つものも出現している
。しかしながら、外部に拡張するＲＡＭをアクセスする
ためには、限定された命令を使用しなけれはならなかっ
た。

もちろん命令の実行サイクル数を増やせば外部に拡張す
ることも可能であるが、実行効率が落ちるとともに、命
令実行制御部が複雑になる欠点がある。そして、もし実
現してもシングルチップマイクロコンビーータ内部では
、バスを分離しているにもかかわらず、外部のＲＯＭ、
ＲＡＭにアクセスする時に限り命令実行速度が落ちるこ
とになった０ 筺だ、ＲＯＭ　、ＲＡＭを拡張する時に、それぞれに対
しアドレス線、及びデータ線を独立に出せるなら、この
ような制約は起こらないであろワが、シンクルチップマ
イクロコンピュータでは、パッケージの端子数に制限が
あるので実際には困難である。例えは４にバイトのＲＯ
Ｍ、ＲＡＭの外部に直接拡張するならば、４９〜６０本
の端子を拡張用に占領してしまうことになる。そして現
実ではシンクルチノジマイクロコンビーータは、出来る
だけ有効に端子を使用できることが大きなポイントとな
るため、メモリー拡張に使うよりも人出力ポートを１ビ
ットでも増やした方が得策ということになる。

以下に、従来のノンクルチップ・マイクロコンピュータ
について説明する。

第１図は、従来のシンクルチップマイクロコンピュータ
の外部ＲＯＭ、ＦｔＡＭ拡張時におけるタイミング図を
示すものである。（イ）は外部ＲＯＭ。

ＲＡＭのアｊ・レス情報を外部に設けたラッチに保持さ
せるためのアドレスラッチ制御信号、（ロ）ｒｒｉ外部
ＲＯＭの読み出し出力イネーブル信号、（ハ）は外部Ｒ
ＡＭの書き込みイネーブル、に）は外部ＲＡＭの読み出
しイイ・−プル、０→はノくス信号、（へ）は命令を実
行する基本クロックサイクルを示したものである。

以上の様にタイミンク構成された従来の外部ＲＯＭ、Ｒ
ＡＭ拡張制御回路について、以下その動作を説明する。

葦ず、命令コードをｉ（ＯＭよりフェッチするため、Ｒ
Ｏｒｖｉアドレス信号Ａ１．Ａ５がバス信号（ホ）とし
て出力される。同時に、アドレスラッチ匍］側ｊ信号（
イ）ｆ！：能動レベルにする。外部に拡張するＲ　ＯＩ
ＶｌとともＶＣ設けられたアドレスランチにＲＯＭアド
レス信号かラッチされ、ＲＯｚｖＬのアドレス信号を生
成する。ＲＯＭアクセス時間経過後、命令コートへ２．
八、がＲＯＭから読み出され、バス信号（ホ）に外部Ｒ
ＯＭ読み出しイイ・−プル信号（ロ）が能動になるタイ
ミンクＪυ１間中出力される。Ｑ（に命令解読が行なわ
れ、必要に応じてＲＡｆＶＬの読み書きが行なわれる。

そしてＲＡＭアドレス信号Ａ３．Ａ５が・・ス’１５　
Ｓ″０→として出力される。アルスラッチ制御信号（イ
）を能動レベルにし、外部に拡張するＲＡＭと共に設け
られたＲＡＭアドレスランチにラッチされ、ＲＡＭアド
レスを生成する。次に読み出しか書き込みかによって、
書き込みイネーブル（ハ）丑たは読み出しイネーブルに
）を能動レベルにして外部ｆ’ｔＡＭの読み出し／書き
込みを行なう。そして読みｌｊ　ＬデータＡ４、書き込
みテークＡ６ｉｄ、バス信号（ホ）としてＬ）コ述命令
コードＡ２．Ａ８と同様に入出力される。

上記のような動作の」場合、アドレスと命令コード１読
み／書きテークが同一バスを経由して人出力されている
か、アドレスバスを別に設けた場合でも同様に拡張され
ていた。

しかしなから上記の様な構成では、基本クロックサイク
ル内でＲＯＭ、またはＲＡＭを１回しかアクセスできな
い。従って、外部に拡張されるＲＡＭをアクセスするた
めの命令は、その時にＲＯＭを必要としない様な種類の
命令に限られていた。

すなわち、ＲＯＭアクセスを固定し、空いている時に外
部ＲＡＭが使用でさるようにしたものであった０ 発明の目的 本発明は上記従来の問題点を解消するもので、内蔵ＲＯ
Ｍ、ＲＡＭを使用する場合でも、また外付ＲＯＭ、ＲＡ
Ｍを使用する場合でも同様に扱え、実行速度も変わらな
い様な外部ＲＯＭ、ＲＡＭ拡張制御回路を提供すること
を目的とする。

発明の構成 本発明は、ＲＯＭアドレスレジスタと、ＲＡＭアドレス
レジスタと、第１．第２バスドライハト、第１．第２ク
ロツクと、クロック発生回路と、ＲＯＭテーデー子群と
、ＲＡＭテータ端子端子金備えた外部ＲＯＭ、ＲＡＭ拡
張回路であり、アドレスバスの時分割使用と、ＲＯＭデ
ータとＲＡＭＡＭデータ離を行なうことにより、効率良
く拡張し実行することのできるものである。

実施例の説明 以下、本発明の一実施例について図面を参照しながら説
明する。

第２図は本発明の実施例における外部ＲＯＭ。

ＲＡＭ拡張制御回路のブロック結線図を示すものである
。

第２図において、１ばＲＯＭアドレスレジスタ、２（ｒ
ｉ、ＲＯＭアドレスレジスタ１の値を後述アドレスに出
力駆動する第１のバスドライバー、３はＲＡＭアドレス
レジスタ、４はＲＡＭアドレスレジスタ３の値を後述ア
ドレスバスに出力する第２バスドライバー、５はＲＯＭ
　、ＲＡＭのアクセス番地を示す情報を扱うアドレス・
くス、６はアドレス端子群、γは命令レジスタ、８はＣ
ＰＵ内部の演算用レジスタ部、９はＲＡＭデータ端子部
、１Ｑ、１１はバスドライノく、１２ばｏｎゲート、１
３はクロック発生部、１４はＲＯＭテーデー子λ洋であ
る。

以上の様に構成された回路について、以下第３図ととも
にその動作を述べる。

なお第３図は、第２図で示した回路のタイミンク図でな
る。同図において、（イ）−１はＲＡＭアドレスをラッ
チする（以下、ＡＬＥＲＡＭと称す）タイミック、（イ
）−２はＲＯＭアドレスをランチするタイミンク（以下
、八ＬＥＲＯＭと称す）、（ロ）はＲＯＭ出力イネーブ
ル（以下、ＰＳＥＮと称す）、（ハ）はＲＡＭの読゛み
出しイネーブル（以下、ＲＥと称す）、に）はＲＡＭの
書き込みイネーブル（以下、ＶｖＥと称す）、（ホ）は
アドレスバス信号、（へ）はＲＯＭデータバス信号（以
下、ＲＯＭＤＢと称す）、（ト）はＲＡＭデータバス信
号（以下、ＲＡＭＤＢと称す）である。

オス、アドレス情報をマルチプレクスしてアドレス端子
Ｉｆ６に出力するとともに、Ｒ／Ｗデータ及び命令コー
ドをＲＡＭデータ端子端子及９ＲＯＭテーデータ　−Ｊ
’　ｌ汀１４を介して入出力する。そして、アドレス情
報をアドレス端子群６に出力するため、第３図に示した
ＡＬＥＲＯＭタイミング（イ）−２で第１バスドライバ
２が能動になり、ＲＯＭアドレスレジスタ１の値をアト
レスノくス５に出カシ、アドレス端子群６に出力する。

同様に、第３図に示したＡＬＥＲＡＭ（イ）−２のタイ
ミング期間中、ＲＡＭアドレスレジスタ３の値をアドレ
ス端子君子６に出力する。

次に外部回路ではＲＯＭアドレスとＲＡＭアドレスを別
々のラッチで保持し、それぞれをＲＯＭ。

ＲＡＭのアドレス情報とする。ＲＯＭデータ端子ノ汀１
４て（は、第３図に示したＰ　Ｓ　Ｅ　Ｎ（ｏ）タイミ
ンクで外付ＲＯＭから読み出された命令コードをＲＯＩ
ｖ’ＩＤＥ（へ）として人力するとともに、ＲＡ　Ｍデ
ーク端子群９ではＲＥ（ハ）のタイミンクで外付ＲＡＭ
から読み出されたデータをＲＡＭＤＢ（へ）として入力
し、ＷＥに）のタイミングで外付ＲＡＭの書き込みデー
タをＲＡＭデータ端子９に出力する。

なお、第３図に示したＡＬＥＲＡＭ（イ）−１とＡＬＥ
ＲＯＭ（イ）−２は、クロック発生部１３でつくられ、
第３図に示すようばお互いに市ならない様にタイミング
設定されている。このＡＬＥＲＡＭ（イ）−１とＡＬＥ
ＲＯＭ（イ）−２は、命令基本サイクルｃｌｓ　（ａ（
それぞれ１回づつ能動になる。従って、命令コードのフ
ェッチが各サイクルことに１回行なわれるとともに、Ｒ
ＡＭの読み出しもしくは書き込みか１回行なわれ、お互
いに並行して同時に行なわれる。

なお、本実施例においは、ＲＯＭデータとＲＡＭＡＭデ
ータ々のバスで人出力しているが、時分割で同一バスに
乗せて使用しても良いことは言う丑テモナい。才だマイ
クロコンピュータの基本命令実行タイミングとのかねあ
いで、分離しなくては切換時にバス競合か起こるような
場合には、ＲＯＭデータバスと、ＲＡＭＡＭデータを分
離すれはよい。

さて、ンンクルチノプマイクロコンビーータを応用する
時に良く用いられる外部ＲＯＭ、ＲＡＭの拡張形１ルは
、ＲＯＭかＲＡＭかのどちらか一方のみを（広ｌ販する
一′Ｊｆか多い。そこでアドレス情報をマルチプレクス
を使用するイノ４成にしておけは、ＲＯＭもしくはＲＡ
Ｍの一方のみを使用する場合、他方のアドレス情゛報を
アドレスバス上に出力しても、アドレス端子群のバスイ
ンタフェース回路に含丑れるラッチて保持させることか
容易に行なえるので、ＲＯＭもしくはＲＡＭの内とちら
か一方を外１ｌｌ（ランチなしで拡張できる。寸だ、ｉ
’ｌＯＭ、ＲＡＭの両方を拡張する時は、外部にアト゛
レスラッチを付加するのみで拡張できる。この外部にア
ドレスランチを設けて使用する構成は公知の技術で実施
可能である。

発明の効果 り、上の様に本発明はアドレス拡張端子をＲＯＭ。

ＲＡＭの時分割で使用し、データ端子をアドレス拡張端
子き分離するよう構成することにより、外部ＫＲＯＭ　
、ＲＡＭを拡張した場合と、内蔵ＲＯＭ。

ＲＡＭだけを使用する場合との命令使用制限をなくすこ
々かでき、その価値は犬なるものがある。

【図面の簡単な説明】

第１図は従来のＲＯＭ、ＲＡＭ拡張制御回路のタイミン
グ図、第２図は本発明の一実施例における外部ＲＯＭ、
ＲＡＭ拡張制御回路のブロック結線１図、第３図は同タ
イミンク図である。 １・・・・ＲＯＭアドレスレジスタ、２・・・第１のバ
スドライバ、３　・・・ＲＡＭアドレスレジスタ、４　
・・・第２のバスドライバ、５　・−・アドレスバス、
６　　アドレス端子群、９・・・・・ＲＡＭデータ端子
群、１３−・クロック発生部、１４　・・・ｆｔ０Ｍテ
ータデー君了。

Claims (1)

【特許請求の範囲】
1. ＲＯＭアドレスを生成するＲＯＭアドレスレジスタ、Ｒ
   ＡＭアドレスを生成するＲＡＭアトレスレンスタ、前Ｈ
   己ＲＯＭアドレスレジスタのテークをアドレスバスに出
   力する第１のパストライバ、前記ＲＡＭアトレスレンス
   タのテークを前記アドレスバスに１“」」力する第２の
   バスドライノ・、前記アドレスバスに接続されるアドレ
   ス端子群、前記第１のバスドライバを能動状態にする第
   １クロック回路、１１１■記第１クロツクと重複しない
   タイミングで＋ｒｉｊ記第２のバスドライバを能動状態
   にする第２クロツノ回路、及びマイクロコンピータの命
   令を実行する基本クロックサイクル期間中に前記第１及
   び第２クロック回路をそれぞれ１回づつ能動状態にする
   クロック発生回路を有する共有アドレスバスを用いたア
   ドレス割師手段と、命令を格納する前記ＲＯＭの読み出
   しテークを入力するＲＯＭデータ端子群と、データを格
   納するＲＡＭのテークを入出力するＲＡＭデータ端子群
   とを備えた外部ＲＯＭ　、ＲＡＭ拡張制岬回路。