JPS59918B2 - 電荷転送装置のためのフアット・ゼロ電荷発生回路 - Google Patents
電荷転送装置のためのフアット・ゼロ電荷発生回路Info
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- JPS59918B2 JPS59918B2 JP56137885A JP13788581A JPS59918B2 JP S59918 B2 JPS59918 B2 JP S59918B2 JP 56137885 A JP56137885 A JP 56137885A JP 13788581 A JP13788581 A JP 13788581A JP S59918 B2 JPS59918 B2 JP S59918B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
- G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
- G11C19/188—Organisation of a multiplicity of shift registers, e.g. regeneration, timing or input-output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
- G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
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- Transforming Light Signals Into Electric Signals (AREA)
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Description
【発明の詳細な説明】
本発明は電荷転送装置のアレイに関し、更に詳細にいう
と、最大信号レベルに対して所定の大きさの背景信号レ
ベル（フアツト・ゼロ信号レベル）を入れるようにした
電荷転送装置レジスタに関する。
と、最大信号レベルに対して所定の大きさの背景信号レ
ベル（フアツト・ゼロ信号レベル）を入れるようにした
電荷転送装置レジスタに関する。
本発明の回路はパケット・ブリゲード装置又は電荷結合
装置のスキャナ・アレイのような電荷転送装置アレイと
共に使用しうる。簡単にいえば、本発明は各々の電荷転
送装置アレイヘー定の背景信号が確実に注入されるよう
にするための回路を意図するものである。
装置のスキャナ・アレイのような電荷転送装置アレイと
共に使用しうる。簡単にいえば、本発明は各々の電荷転
送装置アレイヘー定の背景信号が確実に注入されるよう
にするための回路を意図するものである。
この背景信号は転送可能な最大電荷レベルに比例する。
特に、本発明はこのような入力バイアス回路が関連する
電荷転送装置に対して自己トラッキング特性を示すよう
にするものである。本発明において、電荷転送装置アレ
イの入力ノードの放電レベルは基準レベルよりも１スレ
シヨルド電圧降下分だけ高いレベルに設定され、そして
入力ノードの電荷はレジスタ装置によつて転送される電
荷の減少を補償するように自動的に減少される。
特に、本発明はこのような入力バイアス回路が関連する
電荷転送装置に対して自己トラッキング特性を示すよう
にするものである。本発明において、電荷転送装置アレ
イの入力ノードの放電レベルは基準レベルよりも１スレ
シヨルド電圧降下分だけ高いレベルに設定され、そして
入力ノードの電荷はレジスタ装置によつて転送される電
荷の減少を補償するように自動的に減少される。
これにより、従来必要とされていた暗信号バイアスの調
節が不要になり、またアレイ全体にわたつて一様なフア
ツト・ゼロ信号を保つことができる。
節が不要になり、またアレイ全体にわたつて一様なフア
ツト・ゼロ信号を保つことができる。
フアツト・ゼロというのは、例えば最大信号レベルの約
１０％に等しい、循環する背景電荷であり、界面トラッ
プを満たす。本発明は電荷転送シフト・レジスタ・チッ
プ上の基準電圧と無関係なフアツト・ゼロ信号レベルを
発生する回路を提供するものであり、本発明の回路は、
パケット・ブリゲード・シフト・レジ又夕のような電荷
転送アレイの入力に結合されそして正規のレジスタ段の
電荷記憶キャパシタンスに比例した値のキャパシタンス
を有する背景発生回路即ちフアツト・ゼロ発生回路と、
このキャパシタンスに隣接する電荷転送装置のプロセス
・パラメータの関数である電荷を保持するようにこのキ
ヤパシタンスを放電するための手段とを有する。
１０％に等しい、循環する背景電荷であり、界面トラッ
プを満たす。本発明は電荷転送シフト・レジスタ・チッ
プ上の基準電圧と無関係なフアツト・ゼロ信号レベルを
発生する回路を提供するものであり、本発明の回路は、
パケット・ブリゲード・シフト・レジ又夕のような電荷
転送アレイの入力に結合されそして正規のレジスタ段の
電荷記憶キャパシタンスに比例した値のキャパシタンス
を有する背景発生回路即ちフアツト・ゼロ発生回路と、
このキャパシタンスに隣接する電荷転送装置のプロセス
・パラメータの関数である電荷を保持するようにこのキ
ヤパシタンスを放電するための手段とを有する。
次に図面を参照して良好な実施例について説明する。第
１図は入力回路及び出力回路を有するバケツト・ブリゲ
ード・センサ・アレイを示している。電荷転送アレイは
現在、周知の集積回路技術を用いて単一の半導体チツプ
に形成されている。半導体材料の抵抗率、ドーピング・
フオトリングライフなどの変動のため、従来はこのよう
に形成されるアレイ回路毎に入力電圧を調節する必要が
あつた。本発明はアレイのセンサ部分の入力に、アレイ
の他のすべての装置を形成するのに用いられる技術と同
じ技術によつて形成されるトランジスタ・ダイオード及
びキヤパシタ回路を設けるという簡単な施策によつてこ
の調節の問題を解決する。
１図は入力回路及び出力回路を有するバケツト・ブリゲ
ード・センサ・アレイを示している。電荷転送アレイは
現在、周知の集積回路技術を用いて単一の半導体チツプ
に形成されている。半導体材料の抵抗率、ドーピング・
フオトリングライフなどの変動のため、従来はこのよう
に形成されるアレイ回路毎に入力電圧を調節する必要が
あつた。本発明はアレイのセンサ部分の入力に、アレイ
の他のすべての装置を形成するのに用いられる技術と同
じ技術によつて形成されるトランジスタ・ダイオード及
びキヤパシタ回路を設けるという簡単な施策によつてこ
の調節の問題を解決する。
この回路は完全に同一の技術によつてつくられるからア
レイの残りの素子に対して自己トラツキング特性を有す
る。このようにして、アレイを個々に補償する必要がな
くなる。第１図のセンサ・アレイはセンサ部分１０、入
力回路段１１及び出力回路段１２を有する。
レイの残りの素子に対して自己トラツキング特性を有す
る。このようにして、アレイを個々に補償する必要がな
くなる。第１図のセンサ・アレイはセンサ部分１０、入
力回路段１１及び出力回路段１２を有する。
センサ部分１０は一連の記憶セル回路１３〜１６よりな
る。各記憶セル回路は１つの電界効果トランジスタ（Ｆ
ＥＴ）２３，２４，２５，２６及び関連するキヤパシタ
Ｃ３，Ｃ４，Ｃ５，Ｃ６で構成されている。各セルのキ
ヤパシタは夫々のＦＥＴのゲートとドレインの間に接続
されている。各トランジスタは直列に次のＦＥＴに接続
されている。ＦＥＴ２４，２６のゲートは電圧パルス源
１９に接続され、ＦＥＴ２３，２５のゲートは電圧パル
ス源２９に接続されている。入力段１１はＦＥＴ２３の
ソースへ接続されている。入力段１１は入力ＦＥＴ２ｌ
のソースに結合された基準電位源１８を有する。
る。各記憶セル回路は１つの電界効果トランジスタ（Ｆ
ＥＴ）２３，２４，２５，２６及び関連するキヤパシタ
Ｃ３，Ｃ４，Ｃ５，Ｃ６で構成されている。各セルのキ
ヤパシタは夫々のＦＥＴのゲートとドレインの間に接続
されている。各トランジスタは直列に次のＦＥＴに接続
されている。ＦＥＴ２４，２６のゲートは電圧パルス源
１９に接続され、ＦＥＴ２３，２５のゲートは電圧パル
ス源２９に接続されている。入力段１１はＦＥＴ２３の
ソースへ接続されている。入力段１１は入力ＦＥＴ２ｌ
のソースに結合された基準電位源１８を有する。
ＦＥＴ２ｌのゲートは電圧パルス源１９に接続されてい
る。ＦＥＴ２ｌのドレインはキヤパシタＣ１を介して基
板電圧源Ｖ８へ接続されている。この基板電圧源Ｖ８は
アース即ちゼロでもよく、あるいは集積回路で用いられ
る周知の電気設計の原理に従つて任意所望の電圧にされ
てもよい。説明の便宜上、ここでは、電圧源ｓがアース
・レベルにあるものとする。ＦＥＴ２ｌのドレインはト
ランジスタ・ダイオード即ちダイオード接続されたＦＥ
Ｔ２２のソースに直結されている。
る。ＦＥＴ２ｌのドレインはキヤパシタＣ１を介して基
板電圧源Ｖ８へ接続されている。この基板電圧源Ｖ８は
アース即ちゼロでもよく、あるいは集積回路で用いられ
る周知の電気設計の原理に従つて任意所望の電圧にされ
てもよい。説明の便宜上、ここでは、電圧源ｓがアース
・レベルにあるものとする。ＦＥＴ２ｌのドレインはト
ランジスタ・ダイオード即ちダイオード接続されたＦＥ
Ｔ２２のソースに直結されている。
ＦＥＴ２２のドレインはセンサ・アレイ１０の最初の記
憶セル１３のＦＥＴ２３のソースに結合され、アレイ１
０に対する入力ノード４１を形成している。ＦＥＴ２２
のゲートはドレインに直結されてダイオードを形成して
いる。ＦＥＴ２２のドレインはキヤパシタＣ２を介して
基板電圧源Ｖｓに接続される。キヤパシタＣｌ，Ｃ２は
同じ大きさである必要はなく、実際キヤパシタＣ１はキ
ヤパシタＣ２よりも何倍も大きくてもよい。
憶セル１３のＦＥＴ２３のソースに結合され、アレイ１
０に対する入力ノード４１を形成している。ＦＥＴ２２
のゲートはドレインに直結されてダイオードを形成して
いる。ＦＥＴ２２のドレインはキヤパシタＣ２を介して
基板電圧源Ｖｓに接続される。キヤパシタＣｌ，Ｃ２は
同じ大きさである必要はなく、実際キヤパシタＣ１はキ
ヤパシタＣ２よりも何倍も大きくてもよい。
キヤパシタＣ２は集積回路ではＦＥＴ２３のソース一基
板及びゲートソースの寄生キヤパシタである。出力段１
２は記憶セル１３〜１６と同一の出力セル１７、トラン
ジスタ・ダイオード２８及び電荷増幅器２０を含む。
板及びゲートソースの寄生キヤパシタである。出力段１
２は記憶セル１３〜１６と同一の出力セル１７、トラン
ジスタ・ダイオード２８及び電荷増幅器２０を含む。
出力セル１７はトランジスタ２７及びキヤパシタＣ７で
構成されている。出力セル１７はセンサ・アレイ１０の
算後のセル１６と電荷増幅器２０の間に結合されている
。ＦＥＴ２７のゲートは電源２９に接続され、ＦＥＴ２
８のドレインは電源１９に接続されている。第１図のア
レイが光学的センサとして用いられる場合は記憶セル１
３〜１６のうちの１つ置きのセルのみが光信号を受取り
、他のセルは適当な手段によつて光から遮蔽される。
構成されている。出力セル１７はセンサ・アレイ１０の
算後のセル１６と電荷増幅器２０の間に結合されている
。ＦＥＴ２７のゲートは電源２９に接続され、ＦＥＴ２
８のドレインは電源１９に接続されている。第１図のア
レイが光学的センサとして用いられる場合は記憶セル１
３〜１６のうちの１つ置きのセルのみが光信号を受取り
、他のセルは適当な手段によつて光から遮蔽される。
第２図は電圧パルス源１９，２９からの電圧パルス及び
種々の回路ノードにおける電圧パルスを示している。
種々の回路ノードにおける電圧パルスを示している。
第１図のアレイが集積回路形の光学的センサとして用い
られる場合、情報の書込みはセンサ・アレイ１０を光に
さらすことによつて行なわれ、そしてセル・キヤパシタ
に前に記憶されていた電荷が各セルに受取る光量に比例
して放電される。これはこのような光学的センサの典型
的動作である。電荷転送装置、特に第１図に示されてい
るようなバケツト・ブリゲード装置の特質は、信号電荷
が長いシフト・レジスタ内で減少すると大きな転送損失
を生じることである。フアツト・ゼロ・バイアス・レベ
ルの伝搬はこの転送損失によるデータの不鮮明化を減じ
る。第１図の回路はスレシヨルド電圧、酸化物あるいは
拡散容量などの特性のプロセス変動に関係なく、例えば
全電荷信号レベルの１０〜１５％程度のフアツト・ゼロ
電荷レベルの発生を可能とする。
られる場合、情報の書込みはセンサ・アレイ１０を光に
さらすことによつて行なわれ、そしてセル・キヤパシタ
に前に記憶されていた電荷が各セルに受取る光量に比例
して放電される。これはこのような光学的センサの典型
的動作である。電荷転送装置、特に第１図に示されてい
るようなバケツト・ブリゲード装置の特質は、信号電荷
が長いシフト・レジスタ内で減少すると大きな転送損失
を生じることである。フアツト・ゼロ・バイアス・レベ
ルの伝搬はこの転送損失によるデータの不鮮明化を減じ
る。第１図の回路はスレシヨルド電圧、酸化物あるいは
拡散容量などの特性のプロセス変動に関係なく、例えば
全電荷信号レベルの１０〜１５％程度のフアツト・ゼロ
電荷レベルの発生を可能とする。
この回路は特にスレシヨルド電圧変動の問題をなくす。
入力回路のＦＥＴ２２は能動アレイ・セル１３〜１６の
各々に背景レベル即ちフアツトゼロを与えるのに利用さ
れる。各セルにこのような背景レベルを設定することに
より、２進１及び２進０の両方について、一層効率的に
レジスタに沿つて電荷を転送できることが判明した。こ
の背景レベル即ちフアツト・ゼロは次のようにしてアレ
イに入れられる。
入力回路のＦＥＴ２２は能動アレイ・セル１３〜１６の
各々に背景レベル即ちフアツトゼロを与えるのに利用さ
れる。各セルにこのような背景レベルを設定することに
より、２進１及び２進０の両方について、一層効率的に
レジスタに沿つて電荷を転送できることが判明した。こ
の背景レベル即ちフアツト・ゼロは次のようにしてアレ
イに入れられる。
時間ｔｌのとき、パルス電圧源（Ｖφ１）１９から１０
Ｖのパルス６１がＦＥＴ２ｌ，２４，２６，２８のゲー
トに印加されてこれらのＦＥＴをオンにする。ＦＥＴ２
ｌがオンになると、キヤパシタＣ１の一方のプレートで
あるノード４０は曲線６２により示されるように基準電
位源１８の３Ｖのレベルにセツトされる。１０Ｖのパル
ス６１がＦＥＴ２４，２６のゲートに印加されると、ノ
ード４３，４５はパルス６３，６４で示されるように、
キヤパシタＣ４，Ｃ６を通るキヤパシタ結合作用により
共に１０に上昇する。
Ｖのパルス６１がＦＥＴ２ｌ，２４，２６，２８のゲー
トに印加されてこれらのＦＥＴをオンにする。ＦＥＴ２
ｌがオンになると、キヤパシタＣ１の一方のプレートで
あるノード４０は曲線６２により示されるように基準電
位源１８の３Ｖのレベルにセツトされる。１０Ｖのパル
ス６１がＦＥＴ２４，２６のゲートに印加されると、ノ
ード４３，４５はパルス６３，６４で示されるように、
キヤパシタＣ４，Ｃ６を通るキヤパシタ結合作用により
共に１０に上昇する。
これらのＦＥＴ及びこれらのノードへの１０Ｖのパルス
の印加によりノード４２，４４は曲線６５，６６により
示されるように８のレベルに上昇する。ＦＥＴ２４，２
６の各々では２のスレシヨルド電圧降下があるからノー
ド４２，４４は８Ｖのレベルまでしか上昇しない。同時
にＦＥＴ２８によりノード４６も波形６７のように８Ｖ
のレベルに上昇する。ノード４１はオフのＦＥＴ２３に
よつて分離されるから０Ｖのままである。時間Ｔ２でパ
ルス６１が終端し、ＦＥＴ２ｌ，２４，２６，２８がオ
フになり、ノード４３，４５は０Ｖに戻る。
の印加によりノード４２，４４は曲線６５，６６により
示されるように８のレベルに上昇する。ＦＥＴ２４，２
６の各々では２のスレシヨルド電圧降下があるからノー
ド４２，４４は８Ｖのレベルまでしか上昇しない。同時
にＦＥＴ２８によりノード４６も波形６７のように８Ｖ
のレベルに上昇する。ノード４１はオフのＦＥＴ２３に
よつて分離されるから０Ｖのままである。時間Ｔ２でパ
ルス６１が終端し、ＦＥＴ２ｌ，２４，２６，２８がオ
フになり、ノード４３，４５は０Ｖに戻る。
このときノード４０，４２，４４，４６は分離されてい
るから、これらのノードは前に上昇した電圧のままであ
る。しかしノード４３，４５は電源１９に対してはキヤ
パシタ結合されているだけであるから０Ｖに戻る。時間
Ｔ３でパルス電圧源（Ｖφ２）２９から１０のパルス６
８がＦＥＴ２３，２５，２７のゲートに印加される。
るから、これらのノードは前に上昇した電圧のままであ
る。しかしノード４３，４５は電源１９に対してはキヤ
パシタ結合されているだけであるから０Ｖに戻る。時間
Ｔ３でパルス電圧源（Ｖφ２）２９から１０のパルス６
８がＦＥＴ２３，２５，２７のゲートに印加される。
ノード４２，４４，４６は波形６９，７０，７１に示さ
れるようにキヤパシタ結合作用により、ＳＶから１８へ
上昇する。ＦＥＴ２３，２５，２７がオンになるとこれ
らのＦＥＴを通る電荷転送が開始し、ノード４２，４４
，４６の電圧が降下する。ノード４３，４５は曲線７２
，７３のようにゲート電圧パルス６８よりも１スレシヨ
ルド電圧だけ低い８に上昇する。ＦＥＴ２３がオンにな
りノード４２が１８Ｖに上昇するとノード４１はＦＥＴ
２３を介してノード４２に結合され８に上昇しようとす
る。従つてノード４１はＦＥＴ２３を介してアレイ１０
に結合されるが、ＦＥＴ２２はダイオードとして接続さ
れているためノード４１はＦＥＴ２２を介してノード４
０に直ちに結合され、ＦＥＴ２２は約１Ｖの電圧降下を
与えるため、ノード４１は７Ｖまでしか上昇せず、また
ノード４０はＦＥＴ２２のゲートに印加される電圧（７
Ｖ）よりも１スレシヨルド電圧（２Ｖ）だけ低い約５Ｖ
に上昇する。ノード４１の電圧上昇及びノード４０の電
圧上昇は夫々７４，７５で示されている。時間Ｔ４でパ
ルス６８が終端し、ノード４２，４４，４６がＯに戻る
。
れるようにキヤパシタ結合作用により、ＳＶから１８へ
上昇する。ＦＥＴ２３，２５，２７がオンになるとこれ
らのＦＥＴを通る電荷転送が開始し、ノード４２，４４
，４６の電圧が降下する。ノード４３，４５は曲線７２
，７３のようにゲート電圧パルス６８よりも１スレシヨ
ルド電圧だけ低い８に上昇する。ＦＥＴ２３がオンにな
りノード４２が１８Ｖに上昇するとノード４１はＦＥＴ
２３を介してノード４２に結合され８に上昇しようとす
る。従つてノード４１はＦＥＴ２３を介してアレイ１０
に結合されるが、ＦＥＴ２２はダイオードとして接続さ
れているためノード４１はＦＥＴ２２を介してノード４
０に直ちに結合され、ＦＥＴ２２は約１Ｖの電圧降下を
与えるため、ノード４１は７Ｖまでしか上昇せず、また
ノード４０はＦＥＴ２２のゲートに印加される電圧（７
Ｖ）よりも１スレシヨルド電圧（２Ｖ）だけ低い約５Ｖ
に上昇する。ノード４１の電圧上昇及びノード４０の電
圧上昇は夫々７４，７５で示されている。時間Ｔ４でパ
ルス６８が終端し、ノード４２，４４，４６がＯに戻る
。
しかしノード４０，４１，４３，４５は分離のため、前
にセツトされた電圧レベルのままである。時間Ｔ５で電
源１９からパルス７６がＦＥＴ２ｌｌ，２４，２６，２
８のゲートに印加される。
にセツトされた電圧レベルのままである。時間Ｔ５で電
源１９からパルス７６がＦＥＴ２ｌｌ，２４，２６，２
８のゲートに印加される。
これによりノード４３，４５は曲線７７，７８のように
、キヤパシタ結合作用によつて１８Ｖに上昇する。ノー
ド４６は曲線７９のように再び８Ｖに上昇し、ノード４
２，４４は曲線８０，８１のように、ＦＥＴ２４，２６
に印加されるゲート電圧よりも１スレシヨルド電圧低い
８Ｖに上昇する。同時にノード４０はＦＥＴ２ｌのオン
によつて３Ｖのレベルに低下し、またノード４１は前の
７Ｖから、ノード４０が減少したレベル（３Ｖ）よりも
ｌスレシヨルド電圧（２Ｖ）だけ高い５Ｖのレベルに低
下する。これは曲線８２により示されている。ノード４
０，４１の電圧変化は電荷転送アレイへ伝搬されるべき
フアツト・ゼロ・レベルを発生する。フアツトゼロ電荷
ＱｆｚはＱｆｚ一Ｃ１・Δ４０＋Ｃ２・ΔＶ４ｌ（ΔＶ
４Ｏ，ΔＶ４ｌは夫々ノード４０，４１における電圧変
化）により求めることができる。フアツト・ゼロ・レベ
ルは次のようにして電荷転送アレイへ移される。
、キヤパシタ結合作用によつて１８Ｖに上昇する。ノー
ド４６は曲線７９のように再び８Ｖに上昇し、ノード４
２，４４は曲線８０，８１のように、ＦＥＴ２４，２６
に印加されるゲート電圧よりも１スレシヨルド電圧低い
８Ｖに上昇する。同時にノード４０はＦＥＴ２ｌのオン
によつて３Ｖのレベルに低下し、またノード４１は前の
７Ｖから、ノード４０が減少したレベル（３Ｖ）よりも
ｌスレシヨルド電圧（２Ｖ）だけ高い５Ｖのレベルに低
下する。これは曲線８２により示されている。ノード４
０，４１の電圧変化は電荷転送アレイへ伝搬されるべき
フアツト・ゼロ・レベルを発生する。フアツトゼロ電荷
ＱｆｚはＱｆｚ一Ｃ１・Δ４０＋Ｃ２・ΔＶ４ｌ（ΔＶ
４Ｏ，ΔＶ４ｌは夫々ノード４０，４１における電圧変
化）により求めることができる。フアツト・ゼロ・レベ
ルは次のようにして電荷転送アレイへ移される。
時間Ｔ６でパルス７６が終端してノード４３，４５がＯ
に戻り、残りのノードは前にセツトされた電圧のままで
ある。時間Ｔ７で電源２９からパルス８３がＦＥＴ２３
，２５，２７のゲートに印加され、ノード４２，４４，
４６は１ＳＶに上昇し、ノード４３，４５は８に上昇す
る。これは曲線８４，８５，８６，８７，８８により示
されている。再びノード４０は曲線８９のように５に上
昇し、ノード４１は曲線９０のように７Ｖに上昇する。
時間Ｔ８でパルス８３が終端し、ノード４４，４６は０
Ｖに戻るが、ノード４３，４５は８Ｖのままである。
に戻り、残りのノードは前にセツトされた電圧のままで
ある。時間Ｔ７で電源２９からパルス８３がＦＥＴ２３
，２５，２７のゲートに印加され、ノード４２，４４，
４６は１ＳＶに上昇し、ノード４３，４５は８に上昇す
る。これは曲線８４，８５，８６，８７，８８により示
されている。再びノード４０は曲線８９のように５に上
昇し、ノード４１は曲線９０のように７Ｖに上昇する。
時間Ｔ８でパルス８３が終端し、ノード４４，４６は０
Ｖに戻るが、ノード４３，４５は８Ｖのままである。
しかしノード４２は０Ｖに戻らず、２Ｖのレベルになる
。この時点でアレイの最初のセル１３にフアツト・ゼロ
が入れられたことになる。時間Ｔ９で電源１９から１０
のパルス９１が印加され、ノード４０は３Ｖに戻り、ノ
ード４１は曲線９２のように５Ｖに減少する。
。この時点でアレイの最初のセル１３にフアツト・ゼロ
が入れられたことになる。時間Ｔ９で電源１９から１０
のパルス９１が印加され、ノード４０は３Ｖに戻り、ノ
ード４１は曲線９２のように５Ｖに減少する。
同時にノード４３，４５は曲線９３，９４のように１８
Ｖに上昇し、ノｉド４２，４４，４６は曲線９５，９６
，９７のように８Ｖに上昇する。時間ＴｌＯでパルス９
１が終端し、ノード４３は２Ｖのレベルに、ノード４５
はＯに戻る。
Ｖに上昇し、ノｉド４２，４４，４６は曲線９５，９６
，９７のように８Ｖに上昇する。時間ＴｌＯでパルス９
１が終端し、ノード４３は２Ｖのレベルに、ノード４５
はＯに戻る。
従つてこの時点ではノード４２，４３即ちセル１３，１
４の両方が２のレベルを持つことになる。このように、
電源１９，２９から更にパルスを順次に印加することに
よりアレイ全体に２Ｖのフアツト・ゼロ・レベルを転送
することができる。付加的パルス９９，１００，１０１
，１０２はフアツトゼロを更に伝搬させる。以上の説明
かられかるように、Ｔｌ２でパルス９９が終端するとノ
ード４４が２Ｖのフアツト・ゼロ・レベルになり、Ｔｌ
４でパルス１００が終端するとノード４５がフアツト・
ゼロ・レベルになり、Ｔｌ６でパルス１０１が終端する
とノード４６がフアツトゼロ・レベルになる。時間Ｔｌ
６ではアレイ・セル１３〜１６の各々がフアツト・ゼロ
・レベルを持つことになる。第１図のアレイが光学的な
センサ・アレイとして用いられる場合、情報は遮蔽され
ないセルに電荷を記憶することによつて書込まれる。
４の両方が２のレベルを持つことになる。このように、
電源１９，２９から更にパルスを順次に印加することに
よりアレイ全体に２Ｖのフアツト・ゼロ・レベルを転送
することができる。付加的パルス９９，１００，１０１
，１０２はフアツトゼロを更に伝搬させる。以上の説明
かられかるように、Ｔｌ２でパルス９９が終端するとノ
ード４４が２Ｖのフアツト・ゼロ・レベルになり、Ｔｌ
４でパルス１００が終端するとノード４５がフアツト・
ゼロ・レベルになり、Ｔｌ６でパルス１０１が終端する
とノード４６がフアツトゼロ・レベルになる。時間Ｔｌ
６ではアレイ・セル１３〜１６の各々がフアツト・ゼロ
・レベルを持つことになる。第１図のアレイが光学的な
センサ・アレイとして用いられる場合、情報は遮蔽され
ないセルに電荷を記憶することによつて書込まれる。
例えばセル１３，１５が受光量に比例して充填される。
記憶セルがフアツト・ゼロにセツトされたならば、アレ
イはスキヤナ・センサ等として利用できる。本発明は特
に、表面チヤネル電荷結合装置及びバケツトブリゲード
装置に適用できる。
記憶セルがフアツト・ゼロにセツトされたならば、アレ
イはスキヤナ・センサ等として利用できる。本発明は特
に、表面チヤネル電荷結合装置及びバケツトブリゲード
装置に適用できる。
第１図は本発明による電荷転送アレイを示す図及び第２
図は第１図の回路の種々の点における電圧波形を示す図
である。 １０・・・・・・電荷転送アレイ、１８・・・・・・基
準電位源、２１・・・・・・パルス制御ＴＥＴｌ２２・
・・・・・ダイオード接続ＦＥＴｌ４Ｏ，４ｌ・・・・
・・ノード、Ｃｌ，Ｃ２・・・・・・キヤパシタ。
図は第１図の回路の種々の点における電圧波形を示す図
である。 １０・・・・・・電荷転送アレイ、１８・・・・・・基
準電位源、２１・・・・・・パルス制御ＴＥＴｌ２２・
・・・・・ダイオード接続ＦＥＴｌ４Ｏ，４ｌ・・・・
・・ノード、Ｃｌ，Ｃ２・・・・・・キヤパシタ。
Claims (1)
- １ 基準電位源と、第１電圧ノードと、電荷転送装置に
結合された第２電圧ノードと、前記第１電圧ノードに結
合された第１キャパシタと、前記第２電圧ノードに結合
された第２キャパシタと、前記基準電位源と前記第１電
圧ノードとの間に結合され前記基準電位源を前記第１電
圧ノードに選択的に結合する手段と、前記第１電圧ノー
ドと前記第２電圧ノードとの間に結合され前記第２電圧
ノードの電位を前記第１電圧ノードの電位の関数として
定まる値に設定するための手段とを有する電荷転送装置
のためのファット・ゼロ電荷発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/202,107 US4358831A (en) | 1980-10-30 | 1980-10-30 | Self-biasing circuit for analog shift registers, with fat zero compensation |
| US202107 | 1980-10-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5778700A JPS5778700A (en) | 1982-05-17 |
| JPS59918B2 true JPS59918B2 (ja) | 1984-01-09 |
Family
ID=22748527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56137885A Expired JPS59918B2 (ja) | 1980-10-30 | 1981-09-03 | 電荷転送装置のためのフアット・ゼロ電荷発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4358831A (ja) |
| EP (1) | EP0051115A3 (ja) |
| JP (1) | JPS59918B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08114491A (ja) * | 1994-02-15 | 1996-05-07 | Nippon Dainamatsuto Kk | はかりマット |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1225949B (it) | 1988-07-11 | 1990-12-10 | Fiat Auto Spa | Sospensione per ruote anteriori sterzanti di un autoveicolo |
| WO2020109668A1 (en) * | 2018-11-29 | 2020-06-04 | Oy Ajat Ltd. | Detector circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3801826A (en) * | 1972-05-12 | 1974-04-02 | Teletype Corp | Input for shift registers |
| US3911290A (en) * | 1974-06-10 | 1975-10-07 | Ibm | N-phase bucket brigade optical scanner |
| US4010485A (en) * | 1974-06-13 | 1977-03-01 | Rca Corporation | Charge-coupled device input circuits |
| JPS592998B2 (ja) * | 1975-12-29 | 1984-01-21 | 松下電器産業株式会社 | デンカテンソウソウチ |
| DE2842856C3 (de) * | 1978-10-02 | 1981-09-03 | Siemens AG, 1000 Berlin und 8000 München | Ladungsverschiebespeicher in Seriell-Parallel-Seriell-Organisation mit vollständigem Grundladungsbetrieb |
-
1980
- 1980-10-30 US US06/202,107 patent/US4358831A/en not_active Expired - Lifetime
-
1981
- 1981-08-11 EP EP81106256A patent/EP0051115A3/en not_active Withdrawn
- 1981-09-03 JP JP56137885A patent/JPS59918B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08114491A (ja) * | 1994-02-15 | 1996-05-07 | Nippon Dainamatsuto Kk | はかりマット |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0051115A2 (en) | 1982-05-12 |
| EP0051115A3 (en) | 1983-07-06 |
| JPS5778700A (en) | 1982-05-17 |
| US4358831A (en) | 1982-11-09 |
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