JPS5992603A - 帯域外スプリアス抑圧回路 - Google Patents
帯域外スプリアス抑圧回路Info
- Publication number
- JPS5992603A JPS5992603A JP20307282A JP20307282A JPS5992603A JP S5992603 A JPS5992603 A JP S5992603A JP 20307282 A JP20307282 A JP 20307282A JP 20307282 A JP20307282 A JP 20307282A JP S5992603 A JPS5992603 A JP S5992603A
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- JP
- Japan
- Prior art keywords
- sampling clock
- voltage
- filter
- frequency
- waveform
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
- H03J3/00—Continuous tuning
- H03J3/02—Details
- H03J3/16—Tuning without displacement of reactive element, e.g. by varying permeability
- H03J3/18—Tuning without displacement of reactive element, e.g. by varying permeability by discharge tube or semiconductor device simulating variable reactance
- H03J3/185—Tuning without displacement of reactive element, e.g. by varying permeability by discharge tube or semiconductor device simulating variable reactance with varactors, i.e. voltage variable reactive diodes
Landscapes
- Amplitude Modulation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（Ｂ）８発明の技術分野
本発明は変調器に係り、特にディジタル処理方式のビッ
ト・レート可変な変調器に関するものである。
ト・レート可変な変調器に関するものである。
（ｂ）、従来技術と問題点
変調波をディジタル信号処理で発生しようとすると、入
力データを標本化クロック周波数で標本化ホールドする
必要があり、此の標本化クロックに起因する雑音成分は
変調波に於ける帯域外スプリアスとなって残留する為フ
ィルタによって減衰させる必要がある。
力データを標本化クロック周波数で標本化ホールドする
必要があり、此の標本化クロックに起因する雑音成分は
変調波に於ける帯域外スプリアスとなって残留する為フ
ィルタによって減衰させる必要がある。
ビット・レート可変な変調器の場合、此のフィルタの帯
域は、後述する理由によりビット・レート毎に異なる。
域は、後述する理由によりビット・レート毎に異なる。
此の為従来ビット・レートが変わるとフィルタの帯域も
変わるので、フィルタの交換或いはフィルタを構成する
素子の切り換えによりフィルタの帯域を変更する必要が
あり、此の事は操作上大変繁雑であった。
変わるので、フィルタの交換或いはフィルタを構成する
素子の切り換えによりフィルタの帯域を変更する必要が
あり、此の事は操作上大変繁雑であった。
（Ｃ）９発明の目的
本発明の目的は従来技術の持つ上記の欠点を改善し、ビ
ット・レートに応じてフィルタの帯域を自動的に変化さ
せる為の回路を提供することである。
ット・レートに応じてフィルタの帯域を自動的に変化さ
せる為の回路を提供することである。
ｃｄ）０発明の構成
上記の目的は本発明によれば、ビット・レート可変のデ
ィジタル変調器に於いて、標本化クロック波形と該標本
化クロック波形を遅延させたクロック波形との排他的論
理和を取ることにより、繰り返し周波数が該標本化クロ
ック周波数に比例したパルス波形を発生させ、該パルス
波形を平滑化することにより該標本化クロック周波数に
比例した直流電圧を得、該直流電圧を利用して電圧可変
容量素子を制御することにより、該電圧可変容量素子を
含む濾波器の通過帯域を該標本化クロックに対応して変
化させることを特徴とする帯域外スプリアス抑圧回路を
提供することにより達成される。
ィジタル変調器に於いて、標本化クロック波形と該標本
化クロック波形を遅延させたクロック波形との排他的論
理和を取ることにより、繰り返し周波数が該標本化クロ
ック周波数に比例したパルス波形を発生させ、該パルス
波形を平滑化することにより該標本化クロック周波数に
比例した直流電圧を得、該直流電圧を利用して電圧可変
容量素子を制御することにより、該電圧可変容量素子を
含む濾波器の通過帯域を該標本化クロックに対応して変
化させることを特徴とする帯域外スプリアス抑圧回路を
提供することにより達成される。
（ｅ）９発明の実施例
第１図は本発明の一実施例を示す図で、図中ＦＦＩ、Ｆ
Ｆ２はＤ型フリップ・フロップ、Ｇは排他的論理和回路
、Ａ１は増幅器、Ｒ１〜３は抵抗、０１〜３はコンデン
サ、Ｌｌ、Ｌ２はコイル、Ｃｖは電圧可変容量素子、Ａ
２は演算増幅器であり、ａ端子には標本化クロック、ｂ
端子には最高内部クロック、ｆ端子にはベース・バンド
信号が印加され、ｇ端子は出力で搬送波への変換回路に
接続される。
Ｆ２はＤ型フリップ・フロップ、Ｇは排他的論理和回路
、Ａ１は増幅器、Ｒ１〜３は抵抗、０１〜３はコンデン
サ、Ｌｌ、Ｌ２はコイル、Ｃｖは電圧可変容量素子、Ａ
２は演算増幅器であり、ａ端子には標本化クロック、ｂ
端子には最高内部クロック、ｆ端子にはベース・バンド
信号が印加され、ｇ端子は出力で搬送波への変換回路に
接続される。
第２図、第３図、第４図は共に第１図に示す実施例を説
明する為の参考図であり、第２図のｆａ１図、（ｂ１図
、（Ｃ１図、ｔｄ１図、！ｅ１図は夫々第１図のａ端子
、ｂ端子、０点、ｄ点、ｅ点の波形を表す。
明する為の参考図であり、第２図のｆａ１図、（ｂ１図
、（Ｃ１図、ｔｄ１図、！ｅ１図は夫々第１図のａ端子
、ｂ端子、０点、ｄ点、ｅ点の波形を表す。
ディジタル処理方式の変調器に於いては、通常変調波ス
ペクトラムを狭帯域化して、他のチャンネルへの干渉を
無くする目的で、信号波は送信帯域制限フィルタにより
スペクトラム整形される。此処で用いられる第一のフィ
ルタは帯域制限による符号量干渉が最小となる様にコサ
イン・ロール・オフ、ガウス特性等のものが使用される
。
ペクトラムを狭帯域化して、他のチャンネルへの干渉を
無くする目的で、信号波は送信帯域制限フィルタにより
スペクトラム整形される。此処で用いられる第一のフィ
ルタは帯域制限による符号量干渉が最小となる様にコサ
イン・ロール・オフ、ガウス特性等のものが使用される
。
然し第一のフィルタ通過後の信号はディジタル信号処理
で行われるので、標本化クロックによる雑音成分はＤ／
Ａ変換後第二のフィルタにより抑圧する必要がある。
で行われるので、標本化クロックによる雑音成分はＤ／
Ａ変換後第二のフィルタにより抑圧する必要がある。
此の雑音成分の生ずる周波数は、標本化クロックのビッ
ト数Ｓ１データ周期Ｔ及びｎ＝１．２．３・・・とすれ
ば、下の式で表される。
ト数Ｓ１データ周期Ｔ及びｎ＝１．２．３・・・とすれ
ば、下の式で表される。
ｆｓ＝ｎｘ２ ＸＩ／Ｔ
雑音レベルは高調波の次数ｎが大きくなる程低くなる。
又Ｓが大きくなる程、即ち標本化クロック周波数が高く
なる程、雑音レベルは小さくなるが、論理素子の応答速
度から来る制限によりＳの値は画定される。
なる程、雑音レベルは小さくなるが、論理素子の応答速
度から来る制限によりＳの値は画定される。
従って第二のフィルタは ｆｓ＝２ ｘｌ／Ｔ式に於
いて充分に減衰量があり、而も符号量干渉を起こさない
為に、第一のフィルタよりも十分広い帯域中を持つ必要
がある。
いて充分に減衰量があり、而も符号量干渉を起こさない
為に、第一のフィルタよりも十分広い帯域中を持つ必要
がある。
ビット・レートが可変な変調器に於いて、常に上記の条
件を満足する為にはビット・レートに応じて第二のフィ
ルタの帯域を変化する必要がある。
件を満足する為にはビット・レートに応じて第二のフィ
ルタの帯域を変化する必要がある。
此れを自動的に行うには第１図に示す様にＤ型フリップ
・フロップのタイミングとして、内部高速クロック〔第
２図の山）図〕を用いて標本化クロック〔第２図のｉａ
１図〕を遅延させ、内部高速クロックの一周期分の遅延
差のあるクロック波形の排他的論理和を作ることにより
、パルス中が内部高速クロックの一周期分に等しく、且
つ繰り返し周波数が標本化クロック周波数に比例したパ
ルス波形〔第２図の（ｅ１図〕が得られる。此のパルス
波形をＲ，Ｃ平滑回路により標本化クロック周期に比例
した直流電圧に変換する。
・フロップのタイミングとして、内部高速クロック〔第
２図の山）図〕を用いて標本化クロック〔第２図のｉａ
１図〕を遅延させ、内部高速クロックの一周期分の遅延
差のあるクロック波形の排他的論理和を作ることにより
、パルス中が内部高速クロックの一周期分に等しく、且
つ繰り返し周波数が標本化クロック周波数に比例したパ
ルス波形〔第２図の（ｅ１図〕が得られる。此のパルス
波形をＲ，Ｃ平滑回路により標本化クロック周期に比例
した直流電圧に変換する。
一方第二のフィルタを第１図に示す様に電圧可変容量素
子を含む回路により構成すれば、フィルタの帯域を標本
化クロック周波数に対応して変化させることが出来る。
子を含む回路により構成すれば、フィルタの帯域を標本
化クロック周波数に対応して変化させることが出来る。
即ち第二のフィルタを第１図に示す様に差動増幅器を使
用する一次の低域濾波器とすると、カット・オフ周波数
ｒｃは周知の様に、下式で与えられる。 ｆｃ
＝１／２πＣｖ−Ｒ従って標本化クロック周波数が高く
なれば、Ｃｖが減少する様にすれば良く、これは第３図
に示す様な特性を持つ電圧可変容量素子を使用すること
により充分実現可能である。
用する一次の低域濾波器とすると、カット・オフ周波数
ｒｃは周知の様に、下式で与えられる。 ｆｃ
＝１／２πＣｖ−Ｒ従って標本化クロック周波数が高く
なれば、Ｃｖが減少する様にすれば良く、これは第３図
に示す様な特性を持つ電圧可変容量素子を使用すること
により充分実現可能である。
第１図の０２、Ｃ３は直流ブロックの為のコンデンサで
Ｃｖに比較して充分大きくしであるので、Ｒ＝ １ ／
２ ｒｃ ｆ、ｙＣｖ となる。但しＶｒ ＝ ｋ、Ｘ ｆ ｓＩｋ、は定数、 ｆ、は標本化クロック周波数とする。
Ｃｖに比較して充分大きくしであるので、Ｒ＝ １ ／
２ ｒｃ ｆ、ｙＣｖ となる。但しＶｒ ＝ ｋ、Ｘ ｆ ｓＩｋ、は定数、 ｆ、は標本化クロック周波数とする。
又第３図に示す様に電圧可変容量素子は下式で表Ｃｖ
ＸＶｒ ＝に、ａ （ｋ、は定数〕わされる特性を持
っているものが容易に入手出来るので、Ｒは次式を満足
する様に選べば良い。
ＸＶｒ ＝に、ａ （ｋ、は定数〕わされる特性を持
っているものが容易に入手出来るので、Ｒは次式を満足
する様に選べば良い。
Ｒ＝ ｋ、・ｆｓ＋／２πｆＣ−にユ
以」二説明した様に本発明によれば、標本化クロック周
波数に対応してフィルタの通過帯域を変化させることが
可能となる。
波数に対応してフィルタの通過帯域を変化させることが
可能となる。
（ｆ）１発明の効果
以上詳細に説明した様に本発明によれば、ビット・レー
トに対応してフィルタ帯域を自動的に変化出来るので良
好な帯域外スプリアス抑圧回路を提供することが出来る
と云う大きい効果がある。
トに対応してフィルタ帯域を自動的に変化出来るので良
好な帯域外スプリアス抑圧回路を提供することが出来る
と云う大きい効果がある。
第１図は本発明の一実施例を示す図で、図中ＦＦＩ、Ｆ
Ｆ２はＤ型フリップ・フロップ、Ｇは排他的論理和回路
、Ａ１は増幅器、Ｒ１〜３は抵抗、０１〜３はコンデン
サー、Ｌｌ、Ｌ２はコイル、Ｃｖは電圧可変容量素子、
Ａ２は演算増幅器であり、ａ端子には標本化クロ・ツク
、ｂ端子には最高内部クロック、ｆ端子にはベース・バ
ンド信号が印加され、ｇ端子は出力で搬送波への変換回
路に接続される。 第２図、第３図、第４図は共に第１図に示す実施例を説
明する為の参考図である。 １１ 手続補正書防式） １．事件の表示 昭和！７年特許願第２ｏ３ｏ７λ号 ３、補正をする者 事件との関係 特許出願人 住所 神奈川県用崎市中原区上小田中１０１５番地（５
２２）名称富士通株式会社 ４、代 理 人 住所 神奈川県川崎市中
原区上小ｌＪ中１０１５番地富士通株式会社内 ５、補正命令の［１付 昭和５゛ｙ年 ２月 ２２目（発送日）６、補正により
増ｈ１ける発明の数 なし？、 補 正 の 対 象
明細書の図面の簡単な説明の欄およＶｌ！ｌｆｆ１第１
図８、補正の内容別紙の通り （１）明細書第８頁７行乃至８行の「第２図、第３図、
第４図は共に第１図に示す実施例を説明する為の参考図
である。」を下記の通り補正する。 「第２図は第１図の中のａ端子、ｂ端子、０点、ｄ点、
ｅ点の波形を示す図である。 第３図は電圧可変容量素子の容量が電圧により変化する
状況を示す図である。 第４図は標本化クロック周波数ｆｓｌと電圧との関係を
示す図である。」 （２）図面の第１図は別紙の如く補正する。
Ｆ２はＤ型フリップ・フロップ、Ｇは排他的論理和回路
、Ａ１は増幅器、Ｒ１〜３は抵抗、０１〜３はコンデン
サー、Ｌｌ、Ｌ２はコイル、Ｃｖは電圧可変容量素子、
Ａ２は演算増幅器であり、ａ端子には標本化クロ・ツク
、ｂ端子には最高内部クロック、ｆ端子にはベース・バ
ンド信号が印加され、ｇ端子は出力で搬送波への変換回
路に接続される。 第２図、第３図、第４図は共に第１図に示す実施例を説
明する為の参考図である。 １１ 手続補正書防式） １．事件の表示 昭和！７年特許願第２ｏ３ｏ７λ号 ３、補正をする者 事件との関係 特許出願人 住所 神奈川県用崎市中原区上小田中１０１５番地（５
２２）名称富士通株式会社 ４、代 理 人 住所 神奈川県川崎市中
原区上小ｌＪ中１０１５番地富士通株式会社内 ５、補正命令の［１付 昭和５゛ｙ年 ２月 ２２目（発送日）６、補正により
増ｈ１ける発明の数 なし？、 補 正 の 対 象
明細書の図面の簡単な説明の欄およＶｌ！ｌｆｆ１第１
図８、補正の内容別紙の通り （１）明細書第８頁７行乃至８行の「第２図、第３図、
第４図は共に第１図に示す実施例を説明する為の参考図
である。」を下記の通り補正する。 「第２図は第１図の中のａ端子、ｂ端子、０点、ｄ点、
ｅ点の波形を示す図である。 第３図は電圧可変容量素子の容量が電圧により変化する
状況を示す図である。 第４図は標本化クロック周波数ｆｓｌと電圧との関係を
示す図である。」 （２）図面の第１図は別紙の如く補正する。
Claims (1)
- ビット・レート可変のディジタル変調器に於いて、標本
化クロック波形と該標本化クロック波形を遅延させたク
ロック波形との排他的論理和を取ることにより、繰り返
し周波数が該標本化クロック周波数に比例したパルス波
形を発生させ、該パルス波形を平滑化することにより該
標本化クロック周波数に比例した直流電圧を得、該直流
電圧を利用して電圧可変容量素子を制御することにより
、該電圧可変容量素子を含む濾波器の通過帯域を該標本
化クロックに対応して変化させることを特徴とする帯域
外スプリアス抑圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20307282A JPS5992603A (ja) | 1982-11-19 | 1982-11-19 | 帯域外スプリアス抑圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20307282A JPS5992603A (ja) | 1982-11-19 | 1982-11-19 | 帯域外スプリアス抑圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5992603A true JPS5992603A (ja) | 1984-05-28 |
Family
ID=16467876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20307282A Pending JPS5992603A (ja) | 1982-11-19 | 1982-11-19 | 帯域外スプリアス抑圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5992603A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0649230A1 (fr) * | 1993-10-19 | 1995-04-19 | Telediffusion De France | Modulateur numérique à débit variable et son utilisation en radiodiffusion FM |
-
1982
- 1982-11-19 JP JP20307282A patent/JPS5992603A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0649230A1 (fr) * | 1993-10-19 | 1995-04-19 | Telediffusion De France | Modulateur numérique à débit variable et son utilisation en radiodiffusion FM |
| FR2711464A1 (fr) * | 1993-10-19 | 1995-04-28 | Telediffusion Fse | Modulateur numérique à débit variable et son utilisation en radiodiffusion FM. |
| US5473290A (en) * | 1993-10-19 | 1995-12-05 | Telediffusion De France | Variable-throughput digital modulator and its use in FM radio broadcasting |
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