JPS599303Y2 - 時分割デ−タ読取回路 - Google Patents
時分割デ−タ読取回路Info
- Publication number
- JPS599303Y2 JPS599303Y2 JP14205977U JP14205977U JPS599303Y2 JP S599303 Y2 JPS599303 Y2 JP S599303Y2 JP 14205977 U JP14205977 U JP 14205977U JP 14205977 U JP14205977 U JP 14205977U JP S599303 Y2 JPS599303 Y2 JP S599303Y2
- Authority
- JP
- Japan
- Prior art keywords
- time
- clock
- circuit
- division data
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Electric Clocks (AREA)
Description
【考案の詳細な説明】
本考案は時分割テ゛一夕の読取回路に関する。
通常刻時用集積回路は、内蔵するクリスタル発振回路の
発振周波数を分周して刻時を為し、出力を時分４桁のセ
グメント出力として導出すると共に各桁４ビットの２進
コードに変換して入力されるクロツク信号に同期して桁
毎に時分割した刻時出力として導出しており、通常前者
は表示用に後者はデータ用に利用される。
発振周波数を分周して刻時を為し、出力を時分４桁のセ
グメント出力として導出すると共に各桁４ビットの２進
コードに変換して入力されるクロツク信号に同期して桁
毎に時分割した刻時出力として導出しており、通常前者
は表示用に後者はデータ用に利用される。
一方プログラムに従って動作するマイクロコンピュータ
に時分割データを読込むにはまず任意の時刻に発生する
読取指令信号の導出に伴ってインターフェースに入力さ
れる時分割データのうち特定のデータの入力を検知して
直ちに発生する読取パルスによりＣＰＵ内のプログラム
が指定するアドレスのレジスタにデータを記憶し、続く
データの入力に備えてレジスタのアドレスを変更して続
く時分割データの人力の準備完了後、読取パルスを発生
し続くデータを変更されたアドレスのレジスタに読み込
むと云う一連のプログラムを必要な回数繰り返して実行
しなければならない。
に時分割データを読込むにはまず任意の時刻に発生する
読取指令信号の導出に伴ってインターフェースに入力さ
れる時分割データのうち特定のデータの入力を検知して
直ちに発生する読取パルスによりＣＰＵ内のプログラム
が指定するアドレスのレジスタにデータを記憶し、続く
データの入力に備えてレジスタのアドレスを変更して続
く時分割データの人力の準備完了後、読取パルスを発生
し続くデータを変更されたアドレスのレジスタに読み込
むと云う一連のプログラムを必要な回数繰り返して実行
しなければならない。
従って読取パルスの周期τは、データをレジスタに記憶
して続くデータの記憶準備が完了する迄の時間間隔を必
要とする。
して続くデータの記憶準備が完了する迄の時間間隔を必
要とする。
よって前述の如く刻時データを時分割して導出する刻時
用集積回路の刻時信号をマイクロコンピュータで直接読
取るには時分割周期が読取パルスと一定の関係になけれ
ばならない。
用集積回路の刻時信号をマイクロコンピュータで直接読
取るには時分割周期が読取パルスと一定の関係になけれ
ばならない。
よって本考案は上述の点に鑑み刻時用集積回路が刻時信
号として発する時分割データを直接マイクロコンピュー
タに読取るべく時分割間隔を所定の範囲に調整すること
を特徴とする時分割データ読取回路を提案せんとするも
のである。
号として発する時分割データを直接マイクロコンピュー
タに読取るべく時分割間隔を所定の範囲に調整すること
を特徴とする時分割データ読取回路を提案せんとするも
のである。
以下本考案を図示せる一実施例に付いて説明する。
本実施例は、番組予約を為すマイクロコンピュータに刻
時信号を入力すべく刻時用集積回路を接続する番組予約
回路に本考案を採用するものであり第１図は本実施例の
概略ブロック図を示し、図番１は、内蔵するクリスタル
発振器を分周して刻時を為し、クロツクパルスＴを受け
て時分割４桁のヤグメント出力を導出して表示パネル２
に時刻を表示する一方、前記クロックパルスＴに同期し
て４ビットの２進データＤ１〜Ｄ４を時分割すると共に
導出される２進テ゛一タＤ１〜Ｄ４の桁位置を示す桁指
示パルスＴ１〜Ｔ４を導出する刻時用集積回路、３は前
記２進データＤ１〜Ｄ４と桁指示パルスＴ１〜Ｔ４を受
けて指定するアドレスのレジスタに２進テ゛一夕を記憶
して予約時刻と比較し予約時刻の到来に伴って電源を投
入する出力と予約チャンネルを選局する出力を発するマ
イクロコンビ二一夕。
時信号を入力すべく刻時用集積回路を接続する番組予約
回路に本考案を採用するものであり第１図は本実施例の
概略ブロック図を示し、図番１は、内蔵するクリスタル
発振器を分周して刻時を為し、クロツクパルスＴを受け
て時分割４桁のヤグメント出力を導出して表示パネル２
に時刻を表示する一方、前記クロックパルスＴに同期し
て４ビットの２進データＤ１〜Ｄ４を時分割すると共に
導出される２進テ゛一タＤ１〜Ｄ４の桁位置を示す桁指
示パルスＴ１〜Ｔ４を導出する刻時用集積回路、３は前
記２進データＤ１〜Ｄ４と桁指示パルスＴ１〜Ｔ４を受
けて指定するアドレスのレジスタに２進テ゛一夕を記憶
して予約時刻と比較し予約時刻の到来に伴って電源を投
入する出力と予約チャンネルを選局する出力を発するマ
イクロコンビ二一夕。
４は前記刻時用集積回路１に入力されて時分割周期Ｔを
決定するクロツクパルスＣを導仕するクロツク発生回路
、５は読取パルスと周期を一にするＣＰＵ駆動用クロツ
クの分周パルスＲを無安定マルチバイブレータ６により
定められた区間内に計数する第１カウンタ、７は同様に
前記物安定マルチバイブレータ６が定める所定区間に契
生ずるクロツクを計数する第２カウンタ、８は直カウン
タ５，７の計数値を比較して前記クロック発生回路４の
クロツクパルスの周期Ｔを読取パ／Ｌスの周期τに一致
せしむべく制御する比較回路をそれぞれ示す。
決定するクロツクパルスＣを導仕するクロツク発生回路
、５は読取パルスと周期を一にするＣＰＵ駆動用クロツ
クの分周パルスＲを無安定マルチバイブレータ６により
定められた区間内に計数する第１カウンタ、７は同様に
前記物安定マルチバイブレータ６が定める所定区間に契
生ずるクロツクを計数する第２カウンタ、８は直カウン
タ５，７の計数値を比較して前記クロック発生回路４の
クロツクパルスの周期Ｔを読取パ／Ｌスの周期τに一致
せしむべく制御する比較回路をそれぞれ示す。
本実施例の回路は前記マイクロコンピュータ３が刻時信
号を読取るプログラムの実行を開始すると、例えば第２
図に図示せる如き１６時５８分の亥ｊ時信号を読取るべ
く、ＣＰＵのレジスタのアドレスを指定した上で時分４
桁のうち“時”の＋の位のデータの導出時に発生する桁
表示パルスＴ１の立上りを待って直ちに最初の読取パル
スを導出し、指定されたレジスタに２進データＤ１〜Ｄ
４の内容“１”を記憶し、次の“時”のーの位の２進テ
゛一夕Ｄ１〜Ｄ４を入力すべきレジスタのアドレスを亥
更するその後一定の周期τで発生する読取パルスに同期
して前述と同様の動作を繰り返して４個のレジスタに時
刻を記憶した後、記憶内容を連続する１６ビットのレジ
スタに転送記憶し、予め記憶されている予約時刻との比
較を為すプログラムを実行する。
号を読取るプログラムの実行を開始すると、例えば第２
図に図示せる如き１６時５８分の亥ｊ時信号を読取るべ
く、ＣＰＵのレジスタのアドレスを指定した上で時分４
桁のうち“時”の＋の位のデータの導出時に発生する桁
表示パルスＴ１の立上りを待って直ちに最初の読取パル
スを導出し、指定されたレジスタに２進データＤ１〜Ｄ
４の内容“１”を記憶し、次の“時”のーの位の２進テ
゛一夕Ｄ１〜Ｄ４を入力すべきレジスタのアドレスを亥
更するその後一定の周期τで発生する読取パルスに同期
して前述と同様の動作を繰り返して４個のレジスタに時
刻を記憶した後、記憶内容を連続する１６ビットのレジ
スタに転送記憶し、予め記憶されている予約時刻との比
較を為すプログラムを実行する。
本実施例は、読取パルスの発生の度に新たな時分割テ゛
一夕が入力され、上述の読取がスムースに実行できる様
に、前記クロツク発生回路４の周波数をコントロールし
ている。
一夕が入力され、上述の読取がスムースに実行できる様
に、前記クロツク発生回路４の周波数をコントロールし
ている。
即ち、無安定マルチ出力によって定められる期間内に発
生する分周パルスＲとクロツクパルスＣは第ｌカウンタ
５と第２カウンタ７によって計数され、両計数値は比較
回路８によって比較され、比較出力によって前記クロツ
ク発生回路４は発振周波数をコントロールされる。
生する分周パルスＲとクロツクパルスＣは第ｌカウンタ
５と第２カウンタ７によって計数され、両計数値は比較
回路８によって比較され、比較出力によって前記クロツ
ク発生回路４は発振周波数をコントロールされる。
従って、本実施例に於てクロツクＣは読取パルスが発生
する度に導出されることになり、マイクロコンピュータ
の読取の度に新たな時分割データが入力される。
する度に導出されることになり、マイクロコンピュータ
の読取の度に新たな時分割データが入力される。
よって本考案によれば時分割信号を待期せしめるバツフ
ァメモリを設ける必要がなくその効果は大である。
ァメモリを設ける必要がなくその効果は大である。
第１図は本考案の一実施例を示す回路ブロック図、第２
図は同波形説明図である。 主な図番の説明、Ｃ・・・クロツク、Ｒ・・・分周出力
、Ｄ１〜Ｄ４・・・２進デ゛一タ、Ｔ１〜Ｔ４・・・桁
指示パルス。
図は同波形説明図である。 主な図番の説明、Ｃ・・・クロツク、Ｒ・・・分周出力
、Ｄ１〜Ｄ４・・・２進デ゛一タ、Ｔ１〜Ｔ４・・・桁
指示パルス。
Claims (1)
- クロツク発生回路より導出されるクロックに同期して時
分割データを導出する刻時用集積回路と、前記時分割デ
ータを読取パルスによって読取るマイクロコンピュータ
と、前記読取パルス発生の度に前記マイクロコンピュー
タに入力される前記時分割テ゛一夕の内容を変更すべく
前記クロック発生回路の発振周波数を制御する比較回路
とをそれぞれ配して成る時分割データ読取回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14205977U JPS599303Y2 (ja) | 1977-10-19 | 1977-10-19 | 時分割デ−タ読取回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14205977U JPS599303Y2 (ja) | 1977-10-19 | 1977-10-19 | 時分割デ−タ読取回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5466736U JPS5466736U (ja) | 1979-05-11 |
| JPS599303Y2 true JPS599303Y2 (ja) | 1984-03-23 |
Family
ID=29118443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14205977U Expired JPS599303Y2 (ja) | 1977-10-19 | 1977-10-19 | 時分割デ−タ読取回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS599303Y2 (ja) |
-
1977
- 1977-10-19 JP JP14205977U patent/JPS599303Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5466736U (ja) | 1979-05-11 |
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