JPS5994122A - タイミング発生回路 - Google Patents
タイミング発生回路Info
- Publication number
- JPS5994122A JPS5994122A JP57201951A JP20195182A JPS5994122A JP S5994122 A JPS5994122 A JP S5994122A JP 57201951 A JP57201951 A JP 57201951A JP 20195182 A JP20195182 A JP 20195182A JP S5994122 A JPS5994122 A JP S5994122A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- circuit
- signal
- output signal
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30076—Arrangements for executing specific machine instructions to perform miscellaneous control operations, e.g. NOP
- G06F9/30079—Pipeline control instructions, e.g. multicycle NOP
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はディジタル電子時計等に適したタイミング発
生回路に関する。
生回路に関する。
ディジタル電子時計用のＩＯにおいては、分局器を構成
するカウンタから適当な信号を引き出して、時刻等の表
示データを形成するＲ ＯＭ （ＩＪ −ド・オンリー
メモリ）やＲＡＭ（ランダム・アクセス・メモリ）を動
作させるクロックやタイミングパルスが作られている。
するカウンタから適当な信号を引き出して、時刻等の表
示データを形成するＲ ＯＭ （ＩＪ −ド・オンリー
メモリ）やＲＡＭ（ランダム・アクセス・メモリ）を動
作させるクロックやタイミングパルスが作られている。
ところで、時計用ＩＯにおいては、分局器から出力され
るＩＨｚのような基準信号に基づいて起動信号が発生さ
れて、表示データを形成するＲＯＭやＲＡＭが動作され
るのは、起動信号発生直後の僅かな時間の間だけであり
、残りの大部分の時間中はＲＯＭやＦｔＡＭが動作され
ない。
るＩＨｚのような基準信号に基づいて起動信号が発生さ
れて、表示データを形成するＲＯＭやＲＡＭが動作され
るのは、起動信号発生直後の僅かな時間の間だけであり
、残りの大部分の時間中はＲＯＭやＦｔＡＭが動作され
ない。
そのため、従来の時計用ＩＯでは、ＲＯＭ−？ＲＡＭの
動作が終了するとホルト命令が出されて、クロックやタ
イミングパルスの出力が禁止され、消費電力の低減が図
られている。
動作が終了するとホルト命令が出されて、クロックやタ
イミングパルスの出力が禁止され、消費電力の低減が図
られている。
ところが、従来は、複雑なゲート回路を組んで上記ホル
ト命令によってゲートを閉じることにより、カウンタか
らロジック部への信号が禁止されるようにされていた。
ト命令によってゲートを閉じることにより、カウンタか
らロジック部への信号が禁止されるようにされていた。
しかし、時計用ＩＯのように低泊費電力化が要求される
工０においては、このようなゲート回路における充放電
に伴なう消費１１流が無視できなくなる。
工０においては、このようなゲート回路における充放電
に伴なう消費１１流が無視できなくなる。
そこでこの発明は、分周器としてのカウンタとは別個に
ＲＯＭ−？ＲＡＭ等を動作させるクロック、タイミング
パルスを形成するための信号を供給するカウンタを設け
、ボルト命令によってこのカウンタが直接停止されるよ
うにすることよって、回路全体の消費１淀全減少させる
とともに、これらのカウンタの動作全適当なゲート回路
を用いて同期化させることによって、ロジック部の誤動
作を防止できるようにしたタイミング発生回路を提供す
ることを目的とする。
ＲＯＭ−？ＲＡＭ等を動作させるクロック、タイミング
パルスを形成するための信号を供給するカウンタを設け
、ボルト命令によってこのカウンタが直接停止されるよ
うにすることよって、回路全体の消費１淀全減少させる
とともに、これらのカウンタの動作全適当なゲート回路
を用いて同期化させることによって、ロジック部の誤動
作を防止できるようにしたタイミング発生回路を提供す
ることを目的とする。
以下図面に基づいてこの発明を訳明する。
第１図は一例として時計用ＩＯに適用した場合のタイミ
ング発生回路の一実施例を示す。
ング発生回路の一実施例を示す。
図において、１は水晶娠動子１ａｉ有する発振回路であ
る。この発振回路１からはおよそ３．２ ＫＨｚの発振
信号が出力される。この発振信号は分局器たるバイナリ
カウンタ２ａにおいて、例えばｉＨｚまで分周される。
る。この発振回路１からはおよそ３．２ ＫＨｚの発振
信号が出力される。この発振信号は分局器たるバイナリ
カウンタ２ａにおいて、例えばｉＨｚまで分周される。
このＬＨ，の基準信号は図示しない起動回路に送られて
、１秒ごとに起動信号が発生される。この起動信号によ
ってＲＯＭやＲＡＭ等の動作が開始されて、表示データ
が形成され、液晶表示装置に供給されて表示が行なわれ
るようにされている。
、１秒ごとに起動信号が発生される。この起動信号によ
ってＲＯＭやＲＡＭ等の動作が開始されて、表示データ
が形成され、液晶表示装置に供給されて表示が行なわれ
るようにされている。
２ｂは上記カウンタ２ａとは別個に設けられたバイナリ
カウンタである。このカウンタ２ｂもカウンタ２ａと同
様に発振回路１からの発振信号を計数してカウントアツ
プされる。
カウンタである。このカウンタ２ｂもカウンタ２ａと同
様に発振回路１からの発振信号を計数してカウントアツ
プされる。
カウンタ２ｂは、特に制限されないがマスターヌレーブ
フリップフロップにより構成され、適当々フリップフロ
ップから信号が引き出されてロジック部３に供給される
。ロジック部３では、カウンタ２ｂからの信号に基づい
て、表示データを形成するＲＯＭ−？ＲＡＭを動作させ
るクロックやタイミングパルスが形成されるようにされ
ている。
フリップフロップにより構成され、適当々フリップフロ
ップから信号が引き出されてロジック部３に供給される
。ロジック部３では、カウンタ２ｂからの信号に基づい
て、表示データを形成するＲＯＭ−？ＲＡＭを動作させ
るクロックやタイミングパルスが形成されるようにされ
ている。
上記カウンタ２ｂは、ＲＯＭ等における表示データの形
成が終了すると、ＦｔＯＭから出力されるホルト命令を
示す制御信号ＨＡＬＴがゲート回路４を介してリセット
端子に供給されて、計数動作が停止されるようにされて
いる。カウンタ２ｂがホルト命令によシ停止されると、
カウンタ２ｂから信号がロジック部３に供給されなくな
って、ロジック部３におけるクロック、タイミングパル
スの形成が中断される。これによって、ロジック部３に
おける消費電流が低減される。
成が終了すると、ＦｔＯＭから出力されるホルト命令を
示す制御信号ＨＡＬＴがゲート回路４を介してリセット
端子に供給されて、計数動作が停止されるようにされて
いる。カウンタ２ｂがホルト命令によシ停止されると、
カウンタ２ｂから信号がロジック部３に供給されなくな
って、ロジック部３におけるクロック、タイミングパル
スの形成が中断される。これによって、ロジック部３に
おける消費電流が低減される。
また、上記カウンタ２ｂはホルト命令が解除されると、
上記カウンタ２ａと同期して動作が開始されるようにさ
れている。
上記カウンタ２ａと同期して動作が開始されるようにさ
れている。
つまシ、上記カウンタ２ａ内のカウンタ２ｂと全く対称
的なフリップフロップから出力信号が引き出されてＡＮ
Ｄゲート５に入力され１、このＡＮＤゲート５の出力信
号が上記ゲート回路４に供給されている。その結果、カ
ウンタ２ａ内のカウンタ２ｂと対称的な部分が（１，１
，・・・ １）にされると、ＡＮＤゲート５の出力信号
がハイレベルに変化され、この信号がゲート回路４に供
給される。
的なフリップフロップから出力信号が引き出されてＡＮ
Ｄゲート５に入力され１、このＡＮＤゲート５の出力信
号が上記ゲート回路４に供給されている。その結果、カ
ウンタ２ａ内のカウンタ２ｂと対称的な部分が（１，１
，・・・ １）にされると、ＡＮＤゲート５の出力信号
がハイレベルに変化され、この信号がゲート回路４に供
給される。
このとき、ホルト命令が解除されていると、ゲート回路
４は、ＡＮＤゲート５の出力信号に基づいて、カウンタ
２ａ内のカウンタ２ｂと対称的な部分が（０，０，・・
・・・・０）になるタイミングでカウンタ２ｂの動作停
止状態を解除させる。
４は、ＡＮＤゲート５の出力信号に基づいて、カウンタ
２ａ内のカウンタ２ｂと対称的な部分が（０，０，・・
・・・・０）になるタイミングでカウンタ２ｂの動作停
止状態を解除させる。
そのため、ホルト命令が解除されると、カウンタ２ｂは
カウンタ２ａと同期して動作が開始される。これにＩシ
、ロジック部３にはカウンタ２ａと同一状態のカウンタ
２ｂから信号の供給を受けるようにされ、クロック、タ
イミングパルスが分局器２ａの信号のタイミングとずれ
てＲＯＭやＲＡＭが誤動作されるのが防止される。
カウンタ２ａと同期して動作が開始される。これにＩシ
、ロジック部３にはカウンタ２ａと同一状態のカウンタ
２ｂから信号の供給を受けるようにされ、クロック、タ
イミングパルスが分局器２ａの信号のタイミングとずれ
てＲＯＭやＲＡＭが誤動作されるのが防止される。
ガお、キーのスタートパルス発生クロックや、ホルト命
令の解除タイミングを示すパルスのように、ロジック部
３の動作が停止されても出力されなければならない信号
は、分周器たるカウンタ２ａから適当な信号を引き出し
、信号発生回路６に供給して作るようにされている。
令の解除タイミングを示すパルスのように、ロジック部
３の動作が停止されても出力されなければならない信号
は、分周器たるカウンタ２ａから適当な信号を引き出し
、信号発生回路６に供給して作るようにされている。
この信号発生回路６の消費電流は非常に小さくすること
ができるので、回路全体としての伊費電流は従来に比べ
てかな９少なくされる。つまシ、この実施例における回
路では、・ホルト状態でスタティックのディジタル時計
用工０と略同じ消費電流が得られるようになる。
ができるので、回路全体としての伊費電流は従来に比べ
てかな９少なくされる。つまシ、この実施例における回
路では、・ホルト状態でスタティックのディジタル時計
用工０と略同じ消費電流が得られるようになる。
なお、この発明は時計用工０のみならず２以上の相関関
係を有するカウンタを備えた他のロジツクエ０にも適用
できるものである。
係を有するカウンタを備えた他のロジツクエ０にも適用
できるものである。
第１図は本発明に係るタイミング宛字回路の一実施例を
示す回路構成図である。 １・・・発振回路、２ａ・・・カウンタ（分周器）、２
ｂ・・・カウンタ、ＨＡＬＴ・・・制御信号（ボルト命
令）。 第 １ 図
示す回路構成図である。 １・・・発振回路、２ａ・・・カウンタ（分周器）、２
ｂ・・・カウンタ、ＨＡＬＴ・・・制御信号（ボルト命
令）。 第 １ 図
Claims (1)
- ■、供給される同一の信号を計数する２以上のカウンタ
を備え、このうち少なくとも一つのカウンタが適当な制
御信号によってリセットされて信号の発生が停止される
ようにされるとともに、上記カウンタのうち動作中のカ
ウンタからの信号と上記制御信号とに基づいて、停止中
のカウンタを動作中のカウンタに同期して動作開始させ
るよう々解除信号が形成されるようにされてなることを
特徴とするタイミング発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57201951A JPS5994122A (ja) | 1982-11-19 | 1982-11-19 | タイミング発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57201951A JPS5994122A (ja) | 1982-11-19 | 1982-11-19 | タイミング発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5994122A true JPS5994122A (ja) | 1984-05-30 |
Family
ID=16449476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57201951A Pending JPS5994122A (ja) | 1982-11-19 | 1982-11-19 | タイミング発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5994122A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6198002A (ja) * | 1984-10-18 | 1986-05-16 | Nec Corp | 発振装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49130636A (ja) * | 1973-04-13 | 1974-12-14 | ||
| JPS5178656A (ja) * | 1974-12-29 | 1976-07-08 | Fujitsu Ltd | Kurotsukuseigyosochi |
-
1982
- 1982-11-19 JP JP57201951A patent/JPS5994122A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49130636A (ja) * | 1973-04-13 | 1974-12-14 | ||
| JPS5178656A (ja) * | 1974-12-29 | 1976-07-08 | Fujitsu Ltd | Kurotsukuseigyosochi |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6198002A (ja) * | 1984-10-18 | 1986-05-16 | Nec Corp | 発振装置 |
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