JPS5994818A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5994818A JPS5994818A JP57204584A JP20458482A JPS5994818A JP S5994818 A JPS5994818 A JP S5994818A JP 57204584 A JP57204584 A JP 57204584A JP 20458482 A JP20458482 A JP 20458482A JP S5994818 A JPS5994818 A JP S5994818A
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- hole
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- holes
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体装置の製造方法、特に接地インダク
タンスを小さくした半導体装置の製造方法に関する。
タンスを小さくした半導体装置の製造方法に関する。
砒化ガリウム（ＧａＡｓ）をはじめとする化合物半導体
はシリコン（Ｓｉ）に比ベキャリアの移動度及び飽和ド
リフト速度が大きいことから、マイクロ波を中心に半導
体装置の材料として注目されてｌ／）る。中で０ＧａＡ
ｓを用いたショットキゲート型電界効果トランジスタ（
ＭＥＳＦＥＴ ）は実用化が急速をこ進展し、マイクロ
波帯の増幅器や発振器に多く使用されている。しかし、
動作周波数が高くなるζこつれ、ＭＥＳＦＥＴと入出力
回路とを結ぶ金線等のボンディングワイヤの長さの不均
一性や、接地インダクタンスの増大により、高周波特性
が低下するという開−が生じている。特に、複数個のソ
ース、ドレイン、ゲート各電極を備える電力ＦＥＴや、
−チップ内に複数個の素子を備えるマイクロ波モノリシ
ックＩ Ｃ（ＭＭＩＣ）にあっては、接地インダクタン
スの低減及びその均一化は重要な課題となっている。
はシリコン（Ｓｉ）に比ベキャリアの移動度及び飽和ド
リフト速度が大きいことから、マイクロ波を中心に半導
体装置の材料として注目されてｌ／）る。中で０ＧａＡ
ｓを用いたショットキゲート型電界効果トランジスタ（
ＭＥＳＦＥＴ ）は実用化が急速をこ進展し、マイクロ
波帯の増幅器や発振器に多く使用されている。しかし、
動作周波数が高くなるζこつれ、ＭＥＳＦＥＴと入出力
回路とを結ぶ金線等のボンディングワイヤの長さの不均
一性や、接地インダクタンスの増大により、高周波特性
が低下するという開−が生じている。特に、複数個のソ
ース、ドレイン、ゲート各電極を備える電力ＦＥＴや、
−チップ内に複数個の素子を備えるマイクロ波モノリシ
ックＩ Ｃ（ＭＭＩＣ）にあっては、接地インダクタン
スの低減及びその均一化は重要な課題となっている。
この開−を解決する有力な手段として、基板を貫通する
孔（Ｖｉａ−ｈｏｌｅ ）を設け、この孔を通して接地
するこ吉が知ら′Ｉ７ている、この方法を一１ｉＴＩ図
イの平面図及び口の断面図に示す電力ＦＥＴの例につい
て述べる。例えばＧａＡｓからなる半絶縁性半導体基板
（１）の表面に動作Ｎ（２）、オーミック接触からなる
複数個のソース電極（３）及びドレイン電極（４）、シ
ョットキ接触からなる複数個のゲート電極（５）、パッ
ド電極（６）がそれぞれ形成されるとともに、ソース電
極（３）はその下に形成されたＶｉａ−ｈｏｌｅ（７）
を通して基板（１）の下面に形成された接地導体（９）
と電気的に接続されている。この第１図イ、口の構造は
以下に述べるようにして形成される。こ＼で第２図イ乃
至二に工程順に得られる生成品断面図を示す。先ずイで
厚さ３００〜４００μｍのＧａＡｓ半絶縁性基板（１）
の上面に動作層（２）、ソースＫ 極（３）、ドレイン
電極（４）、ゲート電極（５）及びパッド電極（６）を
形成する。つぎにガラス板にワックスを用いて基板上面
側を貼りつけ、基板の下面側をラッピング及びエツチン
グによって薄くし基板（１）の厚さを口に示すように例
えば５０μｍに低減する。ガラス板に貼り付けたまま基
板下面にフォトレジストを塗布し、両面マスク合わせ装
置によりＶｉａ−ｈｏｌｅ形成領域に開口（７’） ヲ
有するフォトレジストパターンを形成する。この状態を
ハに示す。そしてこの開口（ゲ）を通して基板（１）及
び動作層（２）を例えば硫酸（Ｈ２ＳＯ，）系エツチン
グ液により選択的にエツチングして二に示すようにソー
ス電極（３）にまで達するＶｉａ−ｈｏｌｅ（７）を形
成する。最後にフォトレジストを除去し、基板（１）の
下面全域に金（Ａｕ）等であってよい導体を蒸着、めっ
き等の方法により破着形成して接地導体（９）とし、第
１図の構造を得ることができる。
孔（Ｖｉａ−ｈｏｌｅ ）を設け、この孔を通して接地
するこ吉が知ら′Ｉ７ている、この方法を一１ｉＴＩ図
イの平面図及び口の断面図に示す電力ＦＥＴの例につい
て述べる。例えばＧａＡｓからなる半絶縁性半導体基板
（１）の表面に動作Ｎ（２）、オーミック接触からなる
複数個のソース電極（３）及びドレイン電極（４）、シ
ョットキ接触からなる複数個のゲート電極（５）、パッ
ド電極（６）がそれぞれ形成されるとともに、ソース電
極（３）はその下に形成されたＶｉａ−ｈｏｌｅ（７）
を通して基板（１）の下面に形成された接地導体（９）
と電気的に接続されている。この第１図イ、口の構造は
以下に述べるようにして形成される。こ＼で第２図イ乃
至二に工程順に得られる生成品断面図を示す。先ずイで
厚さ３００〜４００μｍのＧａＡｓ半絶縁性基板（１）
の上面に動作層（２）、ソースＫ 極（３）、ドレイン
電極（４）、ゲート電極（５）及びパッド電極（６）を
形成する。つぎにガラス板にワックスを用いて基板上面
側を貼りつけ、基板の下面側をラッピング及びエツチン
グによって薄くし基板（１）の厚さを口に示すように例
えば５０μｍに低減する。ガラス板に貼り付けたまま基
板下面にフォトレジストを塗布し、両面マスク合わせ装
置によりＶｉａ−ｈｏｌｅ形成領域に開口（７’） ヲ
有するフォトレジストパターンを形成する。この状態を
ハに示す。そしてこの開口（ゲ）を通して基板（１）及
び動作層（２）を例えば硫酸（Ｈ２ＳＯ，）系エツチン
グ液により選択的にエツチングして二に示すようにソー
ス電極（３）にまで達するＶｉａ−ｈｏｌｅ（７）を形
成する。最後にフォトレジストを除去し、基板（１）の
下面全域に金（Ａｕ）等であってよい導体を蒸着、めっ
き等の方法により破着形成して接地導体（９）とし、第
１図の構造を得ることができる。
この場合基板の厚さをラッピング及びエツチングによっ
て薄ぐすることは、第一にＶｉａ−ｈｏｌｅをエツチン
グ形成する時にサイドエッチを少なくしてＶｉａ−ｈｏ
ｌｅが必要以上に大きくならないようにするためであり
、第二に′電力ＰＥＴの動作層と、パッケージマウント
する接地面の間の熱抵抗を低減するためである。これら
の点から言えば基板の厚さはより薄くあることが有利で
あるが、基板を薄くするにつれ基板の機械的強度が弱く
なるので５０μｍ程度の厚さにすることが普通である。
て薄ぐすることは、第一にＶｉａ−ｈｏｌｅをエツチン
グ形成する時にサイドエッチを少なくしてＶｉａ−ｈｏ
ｌｅが必要以上に大きくならないようにするためであり
、第二に′電力ＰＥＴの動作層と、パッケージマウント
する接地面の間の熱抵抗を低減するためである。これら
の点から言えば基板の厚さはより薄くあることが有利で
あるが、基板を薄くするにつれ基板の機械的強度が弱く
なるので５０μｍ程度の厚さにすることが普通である。
実際５０μｍ程度にした場合でも、基板を薄くした後フ
ォトレジストの塗布及びマスク合イつせの操作を行なう
ような形成方法では基板の割れ、ひびが生じ易く、今後
基板の大型化が進むにつれさらに深刻な問題となる。ま
たフォトレジストのバターニングに際し、基板（１）の
上面パターンと下面パターン（））とを位置合わせする
ために両面マスク合わせ装置のような特殊装置を必要と
する問題もある。またＶｉ ａ−ｈｏｌｅをエツチング
形成する時にその孔がソース電極に到達する瞬間を検知
することが難しいためにオーバーエツチングとなり易く
、この時ソース電極（３）に接する動作層（２）が急速
なサイドエツチングを受は易く歩留低下の原因を作って
いる。
ォトレジストの塗布及びマスク合イつせの操作を行なう
ような形成方法では基板の割れ、ひびが生じ易く、今後
基板の大型化が進むにつれさらに深刻な問題となる。ま
たフォトレジストのバターニングに際し、基板（１）の
上面パターンと下面パターン（））とを位置合わせする
ために両面マスク合わせ装置のような特殊装置を必要と
する問題もある。またＶｉ ａ−ｈｏｌｅをエツチング
形成する時にその孔がソース電極に到達する瞬間を検知
することが難しいためにオーバーエツチングとなり易く
、この時ソース電極（３）に接する動作層（２）が急速
なサイドエツチングを受は易く歩留低下の原因を作って
いる。
この発明は上記の欠点を除去するもので、特殊な装置を
用いず、簡単な工程で、歩留り良く、Ｖｉａ−ｈｏｌｅ
を有する半導体装置を製造する方法を提供するにある。
用いず、簡単な工程で、歩留り良く、Ｖｉａ−ｈｏｌｅ
を有する半導体装置を製造する方法を提供するにある。
即ちこの発明は外生導体基板の表面からこの基板を貫通
しない孔を開孔する工程と、この基板の裏面からこの基
板を薄く加工して前記孔を貫通させるようにする工程を
経過させる半導体装置の製造方法又は半導体基板が表面
に動作層を備える半絶縁性半導体基板である前記１項の
半導体装置の製造方法にあろう 〔発明の実施例〕 以下にこの発明の実施例について第３図イ、口及び第４
図イ乃至へを用いて説明する。但し第３図イ又は口はこ
の例で得られる電力ＦＥＴの平面図又は断面図、第４図
イ乃至へは、この例の工程順に得らイする生成品断面図
である。例えばＧ ａ Ａ ｓ半絶縁性半導体基板（ｌ
］）の表面にイオン注入により動作層０２）を形成し、
さらにソース電極（Ｌ３）、ドレイン電１（１４）、ゲ
ート電極０９を設ける。第４図イにこの状態を示す。次
に口に示すようにＶｉａ−ｈｏｌｅを形成すべき位置に
開口（１６）を備えるフォトレジスＩ−（１７）のパタ
ーンを形成する。このフォトレジストＵ力の開口ｑ０を
通して、塩素（ｅｘｔ）、ジクロルジフロルメタン（Ｃ
Ｃｌ２Ｆ２ ）等のプラズマを用いた反応性イオンエツ
チングにより、動作＠ｏり及びＧ ａ Ａ ｓ基板０１
）を選択エツチングして例えば７二ζさ５０μｍの孔（
Ｌ６を形成する。この状態をハに示す。次に二に示すよ
うにソース電極（１３と孔αψとを包含するような開ロ
バターンを有するフォトレジスト０８）を形成スる。
しない孔を開孔する工程と、この基板の裏面からこの基
板を薄く加工して前記孔を貫通させるようにする工程を
経過させる半導体装置の製造方法又は半導体基板が表面
に動作層を備える半絶縁性半導体基板である前記１項の
半導体装置の製造方法にあろう 〔発明の実施例〕 以下にこの発明の実施例について第３図イ、口及び第４
図イ乃至へを用いて説明する。但し第３図イ又は口はこ
の例で得られる電力ＦＥＴの平面図又は断面図、第４図
イ乃至へは、この例の工程順に得らイする生成品断面図
である。例えばＧ ａ Ａ ｓ半絶縁性半導体基板（ｌ
］）の表面にイオン注入により動作層０２）を形成し、
さらにソース電極（Ｌ３）、ドレイン電１（１４）、ゲ
ート電極０９を設ける。第４図イにこの状態を示す。次
に口に示すようにＶｉａ−ｈｏｌｅを形成すべき位置に
開口（１６）を備えるフォトレジスＩ−（１７）のパタ
ーンを形成する。このフォトレジストＵ力の開口ｑ０を
通して、塩素（ｅｘｔ）、ジクロルジフロルメタン（Ｃ
Ｃｌ２Ｆ２ ）等のプラズマを用いた反応性イオンエツ
チングにより、動作＠ｏり及びＧ ａ Ａ ｓ基板０１
）を選択エツチングして例えば７二ζさ５０μｍの孔（
Ｌ６を形成する。この状態をハに示す。次に二に示すよ
うにソース電極（１３と孔αψとを包含するような開ロ
バターンを有するフォトレジスト０８）を形成スる。
このフォトレジストＱ（至）を用いて、Ａｕを主体とす
る金属層（１９をリフトオフしてホに示すように形成す
る。この時に用いるフォトレジストとしては例えば米国
３Ｍ社製ポジ型ドライフィルムフォトレジスト（商品名
Ｒ，１ｓｏｌｖｅ）が適当である。この後に基板Ｕυの
表面側をガラス板にワックス等で貼りつけ、基板α】）
の裏面側をラッピング加工及びエツチング加工して金属
層０の一部が基板０１）の下面側に露出するまで薄くす
る。へに加工後の状態を示す。
る金属層（１９をリフトオフしてホに示すように形成す
る。この時に用いるフォトレジストとしては例えば米国
３Ｍ社製ポジ型ドライフィルムフォトレジスト（商品名
Ｒ，１ｓｏｌｖｅ）が適当である。この後に基板Ｕυの
表面側をガラス板にワックス等で貼りつけ、基板α】）
の裏面側をラッピング加工及びエツチング加工して金属
層０の一部が基板０１）の下面側に露出するまで薄くす
る。へに加工後の状態を示す。
この後裏面側に接地導体（２０として例えばＡｌｌを蒸
着すると、表面のソース電極Ｑ３１とこの裏面の接地導
体（２０）とがＶｉａ−ｈｏｌｅ Ｑｌ：）を通して電
気的に接続された構造が形成される。第３図イ又は口は
Ｃの状態を示している。
着すると、表面のソース電極Ｑ３１とこの裏面の接地導
体（２０）とがＶｉａ−ｈｏｌｅ Ｑｌ：）を通して電
気的に接続された構造が形成される。第３図イ又は口は
Ｃの状態を示している。
この例の方法によれば、基板側の裏面をラッピング加工
及びエツチング加工して薄くした後に、レジスト塗布あ
るいはマスク合わせの工程がないから、基板が割れたり
、基板にひびが入ったりする事故を殆ど起こさない。又
Ｖｉａ−ｈｏｌｅ形成用のレジストパターニングを基板
０１）の表面側で行なうために両面マスク合わせ装置の
ような特殊な装置を用いる必要もない。さらにＶｉａ−
ｈｏｌｅ形成時のエツチング加工終了時点をそれほど厳
しく制御しなくても、従来の方法で生じたようなソース
電極に接する動作層の急速なサイドエツチンク加工など
の事態は起きないから歩留りを著しく向上させる。
及びエツチング加工して薄くした後に、レジスト塗布あ
るいはマスク合わせの工程がないから、基板が割れたり
、基板にひびが入ったりする事故を殆ど起こさない。又
Ｖｉａ−ｈｏｌｅ形成用のレジストパターニングを基板
０１）の表面側で行なうために両面マスク合わせ装置の
ような特殊な装置を用いる必要もない。さらにＶｉａ−
ｈｏｌｅ形成時のエツチング加工終了時点をそれほど厳
しく制御しなくても、従来の方法で生じたようなソース
電極に接する動作層の急速なサイドエツチンク加工など
の事態は起きないから歩留りを著しく向上させる。
また基板裏面をラッピング加工及びエツチング加工して
基板を薄くする時には、金属層（１つの一部が基板下面
に露出した所でエツチング加工を停止すれば良く、基板
の厚さを途中でチ、工′ツクする必要がないので製造が
非常に能率良く、しかも歩留り良くできる。
基板を薄くする時には、金属層（１つの一部が基板下面
に露出した所でエツチング加工を停止すれば良く、基板
の厚さを途中でチ、工′ツクする必要がないので製造が
非常に能率良く、しかも歩留り良くできる。
なお上記製造方法において孔（Ｉ６）の深さを５０μｍ
としたが、この１直に限定されない。基板の選択エツチ
ングのマスク材としてはフォトレジストのほか酸化珪素
（Ｓｉ０２）膜、窒化珪素（Ｓｉ３Ｎ４）膜等を用いて
もよい。また基板の選択エツチングにはＣ９２又はＣＣ
＃２Ｆ、等のプラズマを用いた反応性イオンエツチング
法を用いたが、Ｈ２Ｓ Ｏ，系エッチャント等の液体を
用いるエツチング法も適用できる。
としたが、この１直に限定されない。基板の選択エツチ
ングのマスク材としてはフォトレジストのほか酸化珪素
（Ｓｉ０２）膜、窒化珪素（Ｓｉ３Ｎ４）膜等を用いて
もよい。また基板の選択エツチングにはＣ９２又はＣＣ
＃２Ｆ、等のプラズマを用いた反応性イオンエツチング
法を用いたが、Ｈ２Ｓ Ｏ，系エッチャント等の液体を
用いるエツチング法も適用できる。
またこの実施例では電力ＦＥＴを対象としているが、Ｍ
ＭＩＣ等にも応用でき、その場合接地されるのは必ずし
もソース電極でなくてもよい、またＧ ａ Ａ ｓ以外
の半導体材料例えばガリウムリン（ＧａＰ）、インジウ
ムリン（ＩｎＰ）などを基板としてもよろしい。
ＭＩＣ等にも応用でき、その場合接地されるのは必ずし
もソース電極でなくてもよい、またＧ ａ Ａ ｓ以外
の半導体材料例えばガリウムリン（ＧａＰ）、インジウ
ムリン（ＩｎＰ）などを基板としてもよろしい。
このようなこの発明によれば、半導体装置の基板を薄く
加工した後にレジスト塗布及びマスク合わせ操作を行な
う如きことをせず、Ｖｉａ−ｈｏｌｅを形成するために
基板の割れ１、ひび等の発生を防止し、且つＶｉａ−ｈ
ｏｌｅを歩留良く形成できる。このため例えば電力ＦＥ
Ｔ％ＭＭＩＣ等を歩留良く、接地インピーダンスを小さ
く形成できる。従って才た、今後の基板の大型化に対し
てもよく対応できる。
加工した後にレジスト塗布及びマスク合わせ操作を行な
う如きことをせず、Ｖｉａ−ｈｏｌｅを形成するために
基板の割れ１、ひび等の発生を防止し、且つＶｉａ−ｈ
ｏｌｅを歩留良く形成できる。このため例えば電力ＦＥ
Ｔ％ＭＭＩＣ等を歩留良く、接地インピーダンスを小さ
く形成できる。従って才た、今後の基板の大型化に対し
てもよく対応できる。
第１図イは従来の半導体装置平面図、同じく口はイのＡ
−Ａ’力方向沿う断面図、第２図イル二は第１図半導体
装置の製造工程順に得られる伺れも生成品断面図、第３
図イは実施例の半導体装置の製造方法によって得られる
半導体装置平面図、同じく口はイのＢ −Ｂ′方向に沿
う断面図、第４図イルへは第３図半導体装置に係る半導
体装置の製造方法実施例で工程順に得られる倒れも生成
品断面図である。各図において、 （１）、Ｑｌｌ・−ＧａＡ＋、半絶縁性半導体基板 （
２）、（１２１・・・動作層（３）、０３）・・・ソー
ス電極 （４）、ａ＜・・ドレイン電極（５）、ｕつ
・・ゲート電極 （６）・・パッド電極（８）、αη
、囮・・フォトレジスト （９）、シ０・・接地導体θ
匂・・金属層 代理人 弁理士 井 上 −男 ） ０ 第２図 亨 い 第 ４ 図
−Ａ’力方向沿う断面図、第２図イル二は第１図半導体
装置の製造工程順に得られる伺れも生成品断面図、第３
図イは実施例の半導体装置の製造方法によって得られる
半導体装置平面図、同じく口はイのＢ −Ｂ′方向に沿
う断面図、第４図イルへは第３図半導体装置に係る半導
体装置の製造方法実施例で工程順に得られる倒れも生成
品断面図である。各図において、 （１）、Ｑｌｌ・−ＧａＡ＋、半絶縁性半導体基板 （
２）、（１２１・・・動作層（３）、０３）・・・ソー
ス電極 （４）、ａ＜・・ドレイン電極（５）、ｕつ
・・ゲート電極 （６）・・パッド電極（８）、αη
、囮・・フォトレジスト （９）、シ０・・接地導体θ
匂・・金属層 代理人 弁理士 井 上 −男 ） ０ 第２図 亨 い 第 ４ 図
Claims (2)
- （１）半導体基板の表面からこの基板を貫通しない孔を
開孔する工程と、この基板の裏面からこの基板を薄く加
工して前記孔を貫通させるようにする工程を経過させる
ことを特徴とする半導体装置の製造方法。 - （２）半導体基板が表面に動作層を備える半絶縁性半導
体基板であることを特徴とする特許請求の範囲第１項に
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57204584A JPS5994818A (ja) | 1982-11-24 | 1982-11-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57204584A JPS5994818A (ja) | 1982-11-24 | 1982-11-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5994818A true JPS5994818A (ja) | 1984-05-31 |
Family
ID=16492881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57204584A Pending JPS5994818A (ja) | 1982-11-24 | 1982-11-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5994818A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5324981A (en) * | 1988-07-01 | 1994-06-28 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor device with contact in groove |
| US6882026B2 (en) | 2001-05-29 | 2005-04-19 | Sharp Kabushiki Kaisha | Semiconductor apparatus and process for producing the same, and process for making via hole |
-
1982
- 1982-11-24 JP JP57204584A patent/JPS5994818A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5324981A (en) * | 1988-07-01 | 1994-06-28 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor device with contact in groove |
| US5434094A (en) * | 1988-07-01 | 1995-07-18 | Mitsubishi Denki Kabushiki Kaisha | Method of producing a field effect transistor |
| US6882026B2 (en) | 2001-05-29 | 2005-04-19 | Sharp Kabushiki Kaisha | Semiconductor apparatus and process for producing the same, and process for making via hole |
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