JPS59955A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59955A JPS59955A JP57109598A JP10959882A JPS59955A JP S59955 A JPS59955 A JP S59955A JP 57109598 A JP57109598 A JP 57109598A JP 10959882 A JP10959882 A JP 10959882A JP S59955 A JPS59955 A JP S59955A
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- Japan
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- gaas
- electrode
- substrate
- layer
- manufacturing
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体装置の製造方法、特にガリウム・砒素半
導体装置の接地電極の製造方法に関する〇（ｂ） 従
来技術と問題点 マイクル波用半導体装置として、ガリウム・砒素（Ｇａ
Ａｓ ）シ冒ットキー形電界効果トランジスタ（以下Ｇ
ａＡｓ劾ＥＳ ＦＥＴと略称する）が一般に使用されて
いる。これはＧａＡｓ化合物半導体のΦヤリアの移動度
及び飽和ドリフト速度がシリコン（Ｓｔ）等に比較して
ｍＫ大きく、更にシｍｙトキー形１１昇効来トランジス
タ祉構造及び製造工程が他の半導体素子に比較して簡単
であってゲート長の微細化に適するために、ＧａＡｓ
ＭＥＳ ＦＥＴによりてｊＪｔ％優れた高周波特性が得
られることによる。
導体装置の接地電極の製造方法に関する〇（ｂ） 従
来技術と問題点 マイクル波用半導体装置として、ガリウム・砒素（Ｇａ
Ａｓ ）シ冒ットキー形電界効果トランジスタ（以下Ｇ
ａＡｓ劾ＥＳ ＦＥＴと略称する）が一般に使用されて
いる。これはＧａＡｓ化合物半導体のΦヤリアの移動度
及び飽和ドリフト速度がシリコン（Ｓｔ）等に比較して
ｍＫ大きく、更にシｍｙトキー形１１昇効来トランジス
タ祉構造及び製造工程が他の半導体素子に比較して簡単
であってゲート長の微細化に適するために、ＧａＡｓ
ＭＥＳ ＦＥＴによりてｊＪｔ％優れた高周波特性が得
られることによる。
マイクロ波等の高周波電子回路においては接地インダク
タンスが大きい場合にはその利得が低減するために、Ｇ
ａＡｓ ＭＥＳ Ｆ’ＥＴにおいて、その所望の電極を
ＧａＡｓ基板に形成された負通孔を介して縦方向に接地
することによって、該電極の接地インダクタンスを減少
せしめる構造が既に知られでいる。
タンスが大きい場合にはその利得が低減するために、Ｇ
ａＡｓ ＭＥＳ Ｆ’ＥＴにおいて、その所望の電極を
ＧａＡｓ基板に形成された負通孔を介して縦方向に接地
することによって、該電極の接地インダクタンスを減少
せしめる構造が既に知られでいる。
丘
かかる構造のＧａＡｓ Ｍ／Ｓ ＦＥＴの従来知られて
いる一例を模式的に館１図の平面図及び第２図のｘ−ｘ
’断面図に示す。
いる一例を模式的に館１図の平面図及び第２図のｘ−ｘ
’断面図に示す。
図において、１は半絶縁性ＧａＡｓ基板、２はＧａＡｓ
エピタキシャル成長層、８はゲート電極、１４はソース
電極、５はドレイン電極、６は金属層、７は接地用電極
ルであって、ソース［＆４が基板１及びＧａＡｓ層２に
形成された貫通孔において金属層６、更に接地用電極層
７に接読されている。
エピタキシャル成長層、８はゲート電極、１４はソース
電極、５はドレイン電極、６は金属層、７は接地用電極
ルであって、ソース［＆４が基板１及びＧａＡｓ層２に
形成された貫通孔において金属層６、更に接地用電極層
７に接読されている。
前記のＧａＡｓ ＭＥＳ ＦＥＴ、 ％にその接地用電
極層７は大略下記の如く製造される。すなわち、Ｇ＆Ａ
ＩＩエヒタキシャル成長層２上にゲート電極３、ソース
電極４、ドレイン電極５が形成された、厚さ４００乃至
５００〔μｍ〕程度のＧｍＡｇ基板１を、その電極形成
面側でガラス板にワックス等によってはりつり、２ツビ
ング及びエツチングを行ってｌｌＧａＡｍ基板１を２０
乃至１００〔μｍ〕程度まで薄くする。
極層７は大略下記の如く製造される。すなわち、Ｇ＆Ａ
ＩＩエヒタキシャル成長層２上にゲート電極３、ソース
電極４、ドレイン電極５が形成された、厚さ４００乃至
５００〔μｍ〕程度のＧｍＡｇ基板１を、その電極形成
面側でガラス板にワックス等によってはりつり、２ツビ
ング及びエツチングを行ってｌｌＧａＡｍ基板１を２０
乃至１００〔μｍ〕程度まで薄くする。
次いで接地する電極、本従来例においてはソース電極４
に対応する領域のＧａＡ１基板１及びＧａＡｓ層２を選
択的にエツチング除去し、ソース電極４の裏ＴｋＪＫ達
するＶ溝状の貫通孔を形成する。次いで前記貫通孔にお
いてノース１！極４の裏面に接する金属層６を被着する
。
に対応する領域のＧａＡ１基板１及びＧａＡｓ層２を選
択的にエツチング除去し、ソース電極４の裏ＴｋＪＫ達
するＶ溝状の貫通孔を形成する。次いで前記貫通孔にお
いてノース１！極４の裏面に接する金属層６を被着する
。
しかる後、金属層６上にスクライプラインの位置を覆う
格子状の７オトレジストパターンを設けて選択的電気メ
ッキを行なうことにより、厚さ３０乃至５０〔μｍ）８
度の厚い金（Ａｕ ）等からなる接地用電極層７を形成
する。次いでとのＧａＡｓ基板１を前記ガラス板から剥
離し、更に前記フォトレジストパターンを除去して、前
記スクライプラインにおいてスクライプ或いはダイシン
グを行ってＧａＡｓ＋基板１を分割し、前述した構造を
有すゐＧａＡＩＩ ＭＥＳ ＦＥＴチップを形成する。
格子状の７オトレジストパターンを設けて選択的電気メ
ッキを行なうことにより、厚さ３０乃至５０〔μｍ）８
度の厚い金（Ａｕ ）等からなる接地用電極層７を形成
する。次いでとのＧａＡｓ基板１を前記ガラス板から剥
離し、更に前記フォトレジストパターンを除去して、前
記スクライプラインにおいてスクライプ或いはダイシン
グを行ってＧａＡｓ＋基板１を分割し、前述した構造を
有すゐＧａＡＩＩ ＭＥＳ ＦＥＴチップを形成する。
以上述べた製造方法によって形成されたＧａＡｓＭＥＳ
ＦＥＴは下記の如き問題点を有する。
ＦＥＴは下記の如き問題点を有する。
その第１の問題点は接地用電極ＨＡ７はＧａＡｓ基板１
より縦、横方向の寸法が小さく、チップ形成後の組立工
程におけるチップの取扱に際して牛導体部分に歪もしく
は損傷を与え易く、製品の歩留及び信頼性低下の大きい
要因となっている。
より縦、横方向の寸法が小さく、チップ形成後の組立工
程におけるチップの取扱に際して牛導体部分に歪もしく
は損傷を与え易く、製品の歩留及び信頼性低下の大きい
要因となっている。
第２の問題点としては、接地用電極層７が選択的電気メ
ッキによって形成された後の７オトレジストパターンの
除去が完全に行なわれないことが屓々あシ、この場合に
残存したフォトレジストにイ よってパッケージ内においてガスが発生して信頼性が低
下するおそれが多い＠ 従ってＧａＡｓ ＭＥＳ ＦＥＴについて、前記の
関都点を解決する製造方法が要求されている。
ッキによって形成された後の７オトレジストパターンの
除去が完全に行なわれないことが屓々あシ、この場合に
残存したフォトレジストにイ よってパッケージ内においてガスが発生して信頼性が低
下するおそれが多い＠ 従ってＧａＡｓ ＭＥＳ ＦＥＴについて、前記の
関都点を解決する製造方法が要求されている。
（ｃ＋） 発明の目的
本発明はガリウム・砒素（ＧａＡｓ）シ璽ツ１トキー形
電界効果トランジスタ特にその接地用電極層について、
先に述べた問題点を解決して歩留及び信頼性が改善され
る製造方法を提供することを目的とする。
電界効果トランジスタ特にその接地用電極層について、
先に述べた問題点を解決して歩留及び信頼性が改善され
る製造方法を提供することを目的とする。
（ｄ） 発明の構成
本発明の前記目的は、化合物半導体基体の第１の主面に
形成された複数の素子の能動領域上に電極を形成し、前
記基体の第１の主面を支持板に固着し、前記基体の第２
の主面に前記電極に到達する開口を形成し、前記開口内
を含む第２の主面に導電膜を形成し、前記各素子間の該
導電膜及び基体を除去して溝を形成し、次いで前記導電
膜上に電極層を形成することによシ達成される。
形成された複数の素子の能動領域上に電極を形成し、前
記基体の第１の主面を支持板に固着し、前記基体の第２
の主面に前記電極に到達する開口を形成し、前記開口内
を含む第２の主面に導電膜を形成し、前記各素子間の該
導電膜及び基体を除去して溝を形成し、次いで前記導電
膜上に電極層を形成することによシ達成される。
（１１）発明の実施例
以下本発明を実施例Ｋｊ：ｊ）図面を参照して具体的に
説明する。
説明する。
第３図（ａ）乃至（ｅ）は本発明を第１図に示した電極
パターンを有するＧａＡｓ ＭＥＳ ＦＥＴについて実
施した例を示すＸ−Ｘ 断面図である。
パターンを有するＧａＡｓ ＭＥＳ ＦＥＴについて実
施した例を示すＸ−Ｘ 断面図である。
第３図（ａ）参照。
半絶縁性ＧａＡｓ基板ｌｌ上に気相エピタキシャル成長
法等によってｎ型ＧａＡｓエピタキシャル成長層１２を
形成し、次いで例えばアルミニウム（Ａｌ）を用いてグ
ー１４極１３、金・ゲルマニウム（ＡｕＧｅ）／金（Ａ
ｕ）を用いてソース電極１４及びドレイン電極１５（図
に表示されない）を形成する。以上の工程は従来技術と
同様に実施される。
法等によってｎ型ＧａＡｓエピタキシャル成長層１２を
形成し、次いで例えばアルミニウム（Ａｌ）を用いてグ
ー１４極１３、金・ゲルマニウム（ＡｕＧｅ）／金（Ａ
ｕ）を用いてソース電極１４及びドレイン電極１５（図
に表示されない）を形成する。以上の工程は従来技術と
同様に実施される。
次いでｎ型ＧａＡｓ層１２及びＧａＡｓ基板１１に、チ
ップ化のために切断すべき線に沿って通常は格子状に、
例えば幅８０（μｍ）、深さ１０（μｍ）程度に硝酸（
ＨＮＯｓ ）と過酸化水素水（Ｈｏｏｔ）との混合溶液
等を用いてエツチングを施して溝１６を形成する。この
工程は本発明に必ずしも必要ではないが、実施すること
か望しい。
ップ化のために切断すべき線に沿って通常は格子状に、
例えば幅８０（μｍ）、深さ１０（μｍ）程度に硝酸（
ＨＮＯｓ ）と過酸化水素水（Ｈｏｏｔ）との混合溶液
等を用いてエツチングを施して溝１６を形成する。この
工程は本発明に必ずしも必要ではないが、実施すること
か望しい。
次いで、以上説明した如く各電極が形成された基体面上
にフォトレジスト膜１７を設け、接地構造とする電極、
本実施例においてはソース電極１４のボンディングパッ
ト部分に開口を形成し、この電極を例えば１２（μｍ）
Ｘ７０（μｍ〕程度表出させるｏｌお、このフォトレジ
スト膜１７は電気絶縁性を有して除去が容易な他の材料
に置換してもよい。
にフォトレジスト膜１７を設け、接地構造とする電極、
本実施例においてはソース電極１４のボンディングパッ
ト部分に開口を形成し、この電極を例えば１２（μｍ）
Ｘ７０（μｍ〕程度表出させるｏｌお、このフォトレジ
スト膜１７は電気絶縁性を有して除去が容易な他の材料
に置換してもよい。
次いで前記フォトレジスト膜１７全面を被覆する金属膜
１８を例えば金（Ａｕ）を厚さ０．２〔μｍ〕程度蒸着
することによって形成する。この金属膜１８はソース電
極１４と前記表出部において電気的に導通ずる＠ 第３図（ｂ）参照 上記牛導体基体の電極１３．１４が形成された面側を例
えはガラス等よシなる支持板１９にワックス２０等を用
いて接着する〇 次いでＧａＡｓ基板１１の裏面にラッピング及びＨＮＯ
ＩとＨｌｏ、との混合溶液内で窒素（Ｎ、）のバブリン
グを行ないつつエツチングを施すなどの方法によυ、Ｇ
ａＡｓ基板１１を厚さ例えば２０〔μｍ〕程度とする。
１８を例えば金（Ａｕ）を厚さ０．２〔μｍ〕程度蒸着
することによって形成する。この金属膜１８はソース電
極１４と前記表出部において電気的に導通ずる＠ 第３図（ｂ）参照 上記牛導体基体の電極１３．１４が形成された面側を例
えはガラス等よシなる支持板１９にワックス２０等を用
いて接着する〇 次いでＧａＡｓ基板１１の裏面にラッピング及びＨＮＯ
ＩとＨｌｏ、との混合溶液内で窒素（Ｎ、）のバブリン
グを行ないつつエツチングを施すなどの方法によυ、Ｇ
ａＡｓ基板１１を厚さ例えば２０〔μｍ〕程度とする。
次いで、ソース電極１４のポンディングパッド部分に対
応する位置に開口を鳴するフォトレジストパターン２１
をＧａＡｓ基板１１の裏面上に形成し、水酸化カリウＡ
（ＫＯＨ）或いは硫ｒＲ（Ｈｔ Ｓ ０４ ）等からな
るエツチング液で処理して、ＧａＡｓ基板第３図（ｅ）
参照 前記フォトレジストパターン２１を除去した後に、Ｇａ
Ａｓ基＠１１の裏面側の全表出面上を被覆する金属膜２
３を、例えばＡ ｕ Ｇ ｅ ／Ａ ｕの蒸着等により
て形成する。この金属膜２３はソース電極１４と電気的
に導通する。
応する位置に開口を鳴するフォトレジストパターン２１
をＧａＡｓ基板１１の裏面上に形成し、水酸化カリウＡ
（ＫＯＨ）或いは硫ｒＲ（Ｈｔ Ｓ ０４ ）等からな
るエツチング液で処理して、ＧａＡｓ基板第３図（ｅ）
参照 前記フォトレジストパターン２１を除去した後に、Ｇａ
Ａｓ基＠１１の裏面側の全表出面上を被覆する金属膜２
３を、例えばＡ ｕ Ｇ ｅ ／Ａ ｕの蒸着等により
て形成する。この金属膜２３はソース電極１４と電気的
に導通する。
次いで金属膜２３上にフォトレジストを塗布し、ＧａＡ
ｓ基板１１のチップ化に際して切断すべき線に沿って例
えは幅８０〔μｍ〕程度の格子状の溝を有するフォトレ
ジストパターン２４を形成し、格子状に露出された部分
の前記金属膜２３を例えば市販の金エツチング液である
、チクニストリップＡｕ（商品名）郷を用いてエツチン
グ後、ＨＮＯｓ、とＨ，ｏ、との混合液等によるエツチ
ングを施して、。
ｓ基板１１のチップ化に際して切断すべき線に沿って例
えは幅８０〔μｍ〕程度の格子状の溝を有するフォトレ
ジストパターン２４を形成し、格子状に露出された部分
の前記金属膜２３を例えば市販の金エツチング液である
、チクニストリップＡｕ（商品名）郷を用いてエツチン
グ後、ＨＮＯｓ、とＨ，ｏ、との混合液等によるエツチ
ングを施して、。
ＧａＡｓ基板１１をチップ状に分割する。
第３図（ｄ）参照
前記フォトレジストパターン２４を除去した後、金属膜
２３上に接地用電極Ｆ１２５を、例えば金（Ａｕ）を用
いて厚さ３０〔μｍ〕程度に、通常は電気めっき法によ
って形成する。このとき、従来法の様な選択メツΦ用の
７オトレジストパターンを形成する必要はない。またこ
の電気めっき法を実施するに際して、金属膜２３はソー
ス電極１４のボンドイングパッド部分及び金属膜１Ｂを
介して電源に接続される。
２３上に接地用電極Ｆ１２５を、例えば金（Ａｕ）を用
いて厚さ３０〔μｍ〕程度に、通常は電気めっき法によ
って形成する。このとき、従来法の様な選択メツΦ用の
７オトレジストパターンを形成する必要はない。またこ
の電気めっき法を実施するに際して、金属膜２３はソー
ス電極１４のボンドイングパッド部分及び金属膜１Ｂを
介して電源に接続される。
本発明の製造方法によって得られる接地用電極層２５は
、先に示した従来技術と異なりチップ端に相当する部分
がレジストによって妨げられないために、ＧａＡＩＩ基
板１１よシ外側まで拡大される。
、先に示した従来技術と異なりチップ端に相当する部分
がレジストによって妨げられないために、ＧａＡＩＩ基
板１１よシ外側まで拡大される。
第３図（・）参照
ワックス２０を融解して支持板１９から分離し、更に金
属膜１８とともにフォトレジスト膜１７を剥離すること
によって、本発明の製造方法によるＧａＡｓ＋ ＭＥＳ
ＦＥＴ素子が完成する。
属膜１８とともにフォトレジスト膜１７を剥離すること
によって、本発明の製造方法によるＧａＡｓ＋ ＭＥＳ
ＦＥＴ素子が完成する。
以上説明した実施例においては、接地用電極層２５の形
成に先立ってＧａＡｓ基板１１を分割しているが、基板
の分割は必ずしも必要ではなく、例えば溝１６が形成さ
れず、第３図（ｃ）に示す如くに金属膜２３をエツチン
グ除去してＧａＡｓ基板１１に形成される溝が基板１１
を切断するには到らない深さに止まっても、前記実施例
と同様の効果を得ることができる。
成に先立ってＧａＡｓ基板１１を分割しているが、基板
の分割は必ずしも必要ではなく、例えば溝１６が形成さ
れず、第３図（ｃ）に示す如くに金属膜２３をエツチン
グ除去してＧａＡｓ基板１１に形成される溝が基板１１
を切断するには到らない深さに止まっても、前記実施例
と同様の効果を得ることができる。
また、上記実施例においてはソース電極を接地する場合
について説明したが、本発明の製造方法は他の電極を接
地する際にも勿論適用することができる。
について説明したが、本発明の製造方法は他の電極を接
地する際にも勿論適用することができる。
（ｆ） 発明の効果
本発明の製造方法によれば、ＧａＡｓ ＭＥＳ ＦＥＴ
の接地用電極層をＧａＡｓ基板よりも充分に大きく形成
することができ、かつ、この接地用電極層の成長に際し
てレジスト等を挾み込むおそれが全くないために、本製
造方法によって得られるＧａＡｓ基板８ ＦＥＴ素子
は検査、組立等のその後の取扱において接地用電極層部
分のみに接触することが容易になし得て特性及び信頼性
が確保され、また先に述べたガスの発生等も排除される
。
の接地用電極層をＧａＡｓ基板よりも充分に大きく形成
することができ、かつ、この接地用電極層の成長に際し
てレジスト等を挾み込むおそれが全くないために、本製
造方法によって得られるＧａＡｓ基板８ ＦＥＴ素子
は検査、組立等のその後の取扱において接地用電極層部
分のみに接触することが容易になし得て特性及び信頼性
が確保され、また先に述べたガスの発生等も排除される
。
第１図はＧａＡｓ ＭＥＳ ＦＥＴの模式平面図、第２
図は従来向の断面図、第３図（ａ）乃至（ｅ）は本発明
の実施例を示す断面図である。 図において、１はＧａＡｓ基板、２はＧａＡｓ層、３は
ゲート電極、４はソース電極、５はドレイン電極、６は
金属層、７は接地用電極層、１１はＧａＡｓ基板、１２
はＧａＡｓ層、１３＃ｉゲート電極、１４はソース電極
、１７はフォトレジスト膜、１８は金属膜、１９は支持
板、２Ｂは金属膜、２５は接地用電極層を示す＠ 亨 １ 図 第２図 ’１５３７＜ａ＋ ￥Ｊ ゴ 図 （ら） 第ヲ図ｔｃ） 第 ３ 関 （（１） − 第３図 （ｅ） ｊ’５ １５ Ｉ＋ １２
図は従来向の断面図、第３図（ａ）乃至（ｅ）は本発明
の実施例を示す断面図である。 図において、１はＧａＡｓ基板、２はＧａＡｓ層、３は
ゲート電極、４はソース電極、５はドレイン電極、６は
金属層、７は接地用電極層、１１はＧａＡｓ基板、１２
はＧａＡｓ層、１３＃ｉゲート電極、１４はソース電極
、１７はフォトレジスト膜、１８は金属膜、１９は支持
板、２Ｂは金属膜、２５は接地用電極層を示す＠ 亨 １ 図 第２図 ’１５３７＜ａ＋ ￥Ｊ ゴ 図 （ら） 第ヲ図ｔｃ） 第 ３ 関 （（１） − 第３図 （ｅ） ｊ’５ １５ Ｉ＋ １２
Claims (1)
- 化合物半導体基体の第１の主面に形成された複数の素子
の能動領舛上に電極を形成し、前記基体の第１の主面を
支持板に固着し、前記基体の第２の主面に前記電極に到
達する開口を形成し、前記開口内を含む第２の主面に導
電膜を形成し、前記各素子間の該導電膜及び基体を除去
して溝を形成し、次いで前記導電膜上に電極層を形成す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57109598A JPS59955A (ja) | 1982-06-25 | 1982-06-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57109598A JPS59955A (ja) | 1982-06-25 | 1982-06-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59955A true JPS59955A (ja) | 1984-01-06 |
Family
ID=14514328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57109598A Pending JPS59955A (ja) | 1982-06-25 | 1982-06-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59955A (ja) |
-
1982
- 1982-06-25 JP JP57109598A patent/JPS59955A/ja active Pending
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