JPS6010657A - 抵抗体の製造方法 - Google Patents
抵抗体の製造方法Info
- Publication number
- JPS6010657A JPS6010657A JP58119612A JP11961283A JPS6010657A JP S6010657 A JPS6010657 A JP S6010657A JP 58119612 A JP58119612 A JP 58119612A JP 11961283 A JP11961283 A JP 11961283A JP S6010657 A JPS6010657 A JP S6010657A
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- JP
- Japan
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- resistor
- resistance values
- impurity
- resistors
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、特に多結晶シリコン層に不純物なドーピン
グして抵抗体ｌ形成する抵抗体の製造方法に関するもの
である。
グして抵抗体ｌ形成する抵抗体の製造方法に関するもの
である。
最近、組立コストの低減および信頼性の向上を目的とし
て、単体のトランジスタ、ダイオードあるいは抵抗等で
形成されていた回路部分！モノリシック化した複合素子
が発表されている。この複・合素子の１つとして、トラ
ンジスタと抵抗ヶモノリシックに組み−込んだ素子ｃ以
下抵抗材きＴＲと称テ）゛が発表されているーこのよう
な抵抗付きＴＲにおいては、抵抗体の抵抗値のバラツキ
が大きくて、従来の単体トランジスタと抵抗体で組んだ
回路より精度が悪くなわば、このような抵抗付きＴＲの
メリットはなくなる。したがって、抵抗付きＴＲにおい
ては、抵抗値のバラツキは小さく押さえなければならな
い。抵抗体でいえば、現在のモノリシック集積回路装置
の抵抗値のバラツキは±３０％程度であるが、抵抗付き
ＴＲでは±１０％程度の精度が要求されている。
て、単体のトランジスタ、ダイオードあるいは抵抗等で
形成されていた回路部分！モノリシック化した複合素子
が発表されている。この複・合素子の１つとして、トラ
ンジスタと抵抗ヶモノリシックに組み−込んだ素子ｃ以
下抵抗材きＴＲと称テ）゛が発表されているーこのよう
な抵抗付きＴＲにおいては、抵抗体の抵抗値のバラツキ
が大きくて、従来の単体トランジスタと抵抗体で組んだ
回路より精度が悪くなわば、このような抵抗付きＴＲの
メリットはなくなる。したがって、抵抗付きＴＲにおい
ては、抵抗値のバラツキは小さく押さえなければならな
い。抵抗体でいえば、現在のモノリシック集積回路装置
の抵抗値のバラツキは±３０％程度であるが、抵抗付き
ＴＲでは±１０％程度の精度が要求されている。
さらに、このような抵抗付きＴＲにおいて、抵抗値のバ
ラツキが小さく、かつ、抵抗値が大きく異なる２個の抵
抗体を形成したい場合はモノリシック化するのはさらに
難しく、従来は単体の抵抗体とトランジスタな使って回
路ン形成していた。
ラツキが小さく、かつ、抵抗値が大きく異なる２個の抵
抗体を形成したい場合はモノリシック化するのはさらに
難しく、従来は単体の抵抗体とトランジスタな使って回
路ン形成していた。
この発明は、上記の点忙かんがみなされたもので、抵抗
値が大きく異なり、かつ、それぞれの抵抗値のバラツキ
が小さい２個の抵抗体な持つ抵抗付きＴＲの抵抗体の製
造方法を提供するものである。以下この発明の一実施例
を第１図（ａ）〜（ｅ）に基づいて詳細に説明する。
値が大きく異なり、かつ、それぞれの抵抗値のバラツキ
が小さい２個の抵抗体な持つ抵抗付きＴＲの抵抗体の製
造方法を提供するものである。以下この発明の一実施例
を第１図（ａ）〜（ｅ）に基づいて詳細に説明する。
まず、第１図（ａ）Ｖｃ示すように、通常の製造方法に
よって、半導体基板１にベース領域２１形成した後、ベ
ース領域２内にエミッタ領域３を形成する。その後、半
導体基板１の一生面上忙絶縁膜４を介して多結晶シリコ
ン膜５を、２０００’Ａ程度の厚さに被着する。続いて
、第１図（ｂ）に示すように、後忙第１．第２の抵抗体
６および７となる多結晶シリコン層を所定の部分忙形成
する。次に、第１図（ｃ） Ｋ示すように、低抵抗とな
る方の第１の抵抗体６以外をレジスト膜８で第２の抵抗
体７を含む半導体基板１の一生面上を覆った後、第１の
抵抗体６Ｖｃイオン注入で不純物なドープする。次如、
レジスト膜８１除去した後、第１の抵抗体６を含む半導
体基板１に、所定の温度Ｔ１で熱処理１行う。
よって、半導体基板１にベース領域２１形成した後、ベ
ース領域２内にエミッタ領域３を形成する。その後、半
導体基板１の一生面上忙絶縁膜４を介して多結晶シリコ
ン膜５を、２０００’Ａ程度の厚さに被着する。続いて
、第１図（ｂ）に示すように、後忙第１．第２の抵抗体
６および７となる多結晶シリコン層を所定の部分忙形成
する。次に、第１図（ｃ） Ｋ示すように、低抵抗とな
る方の第１の抵抗体６以外をレジスト膜８で第２の抵抗
体７を含む半導体基板１の一生面上を覆った後、第１の
抵抗体６Ｖｃイオン注入で不純物なドープする。次如、
レジスト膜８１除去した後、第１の抵抗体６を含む半導
体基板１に、所定の温度Ｔ１で熱処理１行う。
次に、第１図（ｄ）Ｋ示すように、高抵抗となる方の第
２の抵抗体７以外ｌ第１の抵抗体６を含む半導体基板１
の一生面をレジスト膜８′で覆った後、第２の抵抗体７
Ｖｃイオン注入で所定の量の不純物ｌドープする。その
後レジスト膜８′夕除去し、第１の抵抗体６に加えた熱
処理温度Ｔ、より低温度Ｔ２で半導体基板ＩＫ熱処理を
行う。続いて、第１図（ｅ）に示すように、ベース領域
２．エミッタ領域３に電極コンタクト用の窓な開けた後
、それぞれベース！ｆｆ１９．エミッタ電極１０．コレ
クタ電極１１．および抵抗取出し電極１２を被着し、目
的とする抵抗付きＴＲを得ることができる。
２の抵抗体７以外ｌ第１の抵抗体６を含む半導体基板１
の一生面をレジスト膜８′で覆った後、第２の抵抗体７
Ｖｃイオン注入で所定の量の不純物ｌドープする。その
後レジスト膜８′夕除去し、第１の抵抗体６に加えた熱
処理温度Ｔ、より低温度Ｔ２で半導体基板ＩＫ熱処理を
行う。続いて、第１図（ｅ）に示すように、ベース領域
２．エミッタ領域３に電極コンタクト用の窓な開けた後
、それぞれベース！ｆｆ１９．エミッタ電極１０．コレ
クタ電極１１．および抵抗取出し電極１２を被着し、目
的とする抵抗付きＴＲを得ることができる。
ここで、第２図は同じ寸法の多結晶シリコン層９４゜
中に同じ量の不純物をイオン注入で、ドープ量３ｘ １
０” ａｔｏｍｓ／ａｍ”をドープした抵抗体の不純物
）ｊ−７’後の熱処理温度依存性な示したものであるが
、同じ形状で同量の不純物なドープした試料でも熱処理
温度の違いによって大きな抵抗値の差が、ゆアい、。
１ また、第３図は２つの抵抗体に不純物を、ドープ量３
Ｘ １０”ａｔｏｍｓ／ｃｍ” Ｃ曲ｍＴ）とＩ Ｘ
１０”ａｔｏｍｓ／Ｃｍ２（曲線ＩＩ） ”ｋドープし
た後、第１回目〜第４回目まで、順次１１００’Ｃ，，
１０００’Ｃ。
０” ａｔｏｍｓ／ａｍ”をドープした抵抗体の不純物
）ｊ−７’後の熱処理温度依存性な示したものであるが
、同じ形状で同量の不純物なドープした試料でも熱処理
温度の違いによって大きな抵抗値の差が、ゆアい、。
１ また、第３図は２つの抵抗体に不純物を、ドープ量３
Ｘ １０”ａｔｏｍｓ／ｃｍ” Ｃ曲ｍＴ）とＩ Ｘ
１０”ａｔｏｍｓ／Ｃｍ２（曲線ＩＩ） ”ｋドープし
た後、第１回目〜第４回目まで、順次１１００’Ｃ，，
１０００’Ｃ。
８００℃、１１００℃で熱処理したものである。
このように高温度で熱処理した後、同一試料なこの高温
度より低い温度で熱処理した場合はほとんど抵抗値の変
化は見られない。なお、横軸は熱処理回数、縦軸は抵抗
値な示す。
度より低い温度で熱処理した場合はほとんど抵抗値の変
化は見られない。なお、横軸は熱処理回数、縦軸は抵抗
値な示す。
この発明は、これらの実験結果から得られたものであり
、この発明による抵抗付きＴＲにおいては、第１の抵抗
体６および第２の抵抗体７の不純物ドープ後、異なった
温度で熱処理されているために大幅に抵抗値が異なって
おり、かつ、不純物ドープ量の精度の良好なイオン注入
で不純物のドープを行っているために、抵抗値は目標値
忙精度よくコントロールすることができるとともに、バ
ラツキも小さく押さえることができ、所望の抵抗付きＴ
Ｒ’＆得ることができる。
、この発明による抵抗付きＴＲにおいては、第１の抵抗
体６および第２の抵抗体７の不純物ドープ後、異なった
温度で熱処理されているために大幅に抵抗値が異なって
おり、かつ、不純物ドープ量の精度の良好なイオン注入
で不純物のドープを行っているために、抵抗値は目標値
忙精度よくコントロールすることができるとともに、バ
ラツキも小さく押さえることができ、所望の抵抗付きＴ
Ｒ’＆得ることができる。
２個の第１．第２の抵抗体６．７の抵抗値の差は、多結
晶シリコンへの不純物ドープ量な変えることにより、さ
らに大きくすることができるのはもちろんである。
晶シリコンへの不純物ドープ量な変えることにより、さ
らに大きくすることができるのはもちろんである。
以上説明したように、この発明によれば、抵抗値の大き
く異なった、かつ、抵抗値のバラツキの小さい抵抗体な
同一半導体基板上に形成することができるため、回路の
部品点数ｌ減らし、かつ、組立コストの低減２回路の信
頼性の向上に大きな効果を得ることができる。
く異なった、かつ、抵抗値のバラツキの小さい抵抗体な
同一半導体基板上に形成することができるため、回路の
部品点数ｌ減らし、かつ、組立コストの低減２回路の信
頼性の向上に大きな効果を得ることができる。
第１図（ａ）〜ｒｅ）はこの発明の一実施例１示す抵抗
体の製造方法な示す工程別断面図、第２図は多結晶シリ
コン層中忙同じ量の不純物ｌイオン注入でドープした抵
抗体の不純物ドープ後の熱処理温度依存性を示す図、第
３図は不純物イオン注入後同一試料に熱処理ｌ、異なっ
た温度（高温から低温へ）で繰り返し加えたときの抵抗
値の変化ｌ示す相関図である。 図中、１はシリコン基板、４は絶縁膜、６． ７は第１
．第２の抵抗体である。なお、図中の同゛−符号は同一
または相当部分な示す。 第１図 第１図 −彰―麺 ｑ −穎塀＠Ｓ
体の製造方法な示す工程別断面図、第２図は多結晶シリ
コン層中忙同じ量の不純物ｌイオン注入でドープした抵
抗体の不純物ドープ後の熱処理温度依存性を示す図、第
３図は不純物イオン注入後同一試料に熱処理ｌ、異なっ
た温度（高温から低温へ）で繰り返し加えたときの抵抗
値の変化ｌ示す相関図である。 図中、１はシリコン基板、４は絶縁膜、６． ７は第１
．第２の抵抗体である。なお、図中の同゛−符号は同一
または相当部分な示す。 第１図 第１図 −彰―麺 ｑ −穎塀＠Ｓ
Claims (1)
- 半導体基板上の多結晶シリコン層に不純物をドープして
少なくとも第１と第２の抵抗体を形成する製造方法にお
いて、前記第１の抵抗体となる多結晶シリコン層に不純
物をドープした後所定の温度で熱処理を行い前記第１の
抵抗体を形成する工程、次に第２の抵抗体となる多結晶
シリコン層に不純物をドープした後、前記第１の抵抗体
の作成時の熱処理温度より低い温度で熱処理を行い前記
第２の抵抗体な形成する工程を含むことｔ特徴とする抵
抗体の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119612A JPS6010657A (ja) | 1983-06-29 | 1983-06-29 | 抵抗体の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119612A JPS6010657A (ja) | 1983-06-29 | 1983-06-29 | 抵抗体の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6010657A true JPS6010657A (ja) | 1985-01-19 |
Family
ID=14765722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58119612A Pending JPS6010657A (ja) | 1983-06-29 | 1983-06-29 | 抵抗体の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010657A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107919346A (zh) * | 2016-10-10 | 2018-04-17 | 北大方正集团有限公司 | 多晶硅电阻的制作方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50134782A (ja) * | 1974-04-15 | 1975-10-25 |
-
1983
- 1983-06-29 JP JP58119612A patent/JPS6010657A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50134782A (ja) * | 1974-04-15 | 1975-10-25 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107919346A (zh) * | 2016-10-10 | 2018-04-17 | 北大方正集团有限公司 | 多晶硅电阻的制作方法 |
| CN107919346B (zh) * | 2016-10-10 | 2019-12-31 | 北大方正集团有限公司 | 多晶硅电阻的制作方法 |
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