JPS60107770A - デイジタル信号記録装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は５例えば計測データをディジタルデータに変
換して磁気テープに記録するのに適用されるディジタル
信号記録装置に関する。

「背景技術とその問題点」 ディジタル信号を記録し、まだ、再生する時に、同一の
ディジタル信号を２回以上にわたって記録しておけば、
記録再生時に生じるエラーの影響を受けない正しい再生
データを取り出すことが容易となる。

ディジタルデータレコーダでは、人力ディジタルデータ
のサンプリング周波数が明確に定められていないことが
多く、この入力ゲイジタルデータヲ機器のシステムクロ
ックによって処理して記録する時には、所定の記録時間
内の記録データの量が一定でない。しだがって、回転ヘ
ッド形ンコーダのように、１スキヤンの期間を単位とす
ると、１スキヤンで形成されるトラックにデータが記録
されない領域が生じる問題があった。

「発明の目的」 したがって、この発明の目的は、所定の期間内に入力さ
れるディジタル信号を機器のシステムクロックにより処
理して記録すると共に、入力ディジタル信号のサンプリ
ング周波数に応じた回数の多重記録を行なうようにした
ディジタル信号記録装置を提供することにある。

この発明は、多重記録により、再生データに含まれるエ
ラーを低減することができるものである。

「発明の概要」 この発明は、所定の期間内に入力される入力ディジタル
信号が第１のクロックパルスにより書込まれると共に、
第１のクロックパルスより高い周波数の第２のクロック
パルスによシ入カデイジタル信号が読出されるバッファ
メモリと、バッファメモリの書込みアドレスのエンドア
ドレスヲ検出し、所定の期間内でバッファメモリの読出
し動作をエンドアドレスからスタートアドレスに戻すよ
うに循環させる制御回路と、バッファメモリから読出さ
れた入力ディジタル信号が供給される記録ヘッドとを備
えたディジタル信号記録装置である。

「実施例」 以下、この発明をディジタＷ−ダに適用した一実施例に
ついて説明する。、この一実施例の全体の構成を示す第
１図において、１がアナログデータが供給されるＡ／Ｄ
コンバータを示す。Ａ／Ｄコンバータ１には、外部クロ
ックＣＫＷが供給され、１サンプルが例えば８ビツトの
ディジタルデータがＡ／Ｄコンバータ１からバッファメ
モリ２に人力される。Ａ／Ｄコンバータ１の出力データ
は、外部クロックＣＫＷによってバッファメモリ２に書
込まれると共に、データレコーダの内部のクロック発生
回路３からのシステムクロックＣＫＳによって、バッフ
ァメモリ２から読出される。外部のクロックＣＫＷは、
温度によるドリフトが生じないように１良く管理された
高精度のものである。ノくソファメモリ２から読出され
たディジタルデータが冗長コード発生回路４に供給され
る。

５は、インターフェースを示す。インターフェース５は
、コントロールワードを記録時に発生し、このコントロ
ールワードが冗長コード発生回路４に供給される。イン
ターフェース５内には、バッファメモリ２のアドレスを
制御するアドレスコントローラが設けられている。イン
ターフェース５は、記録動作と無関係に外部のホストコ
ンピュータからのデータ例えばグラフィックスデータを
バッファメモリ２に貯えたり、入力ディジタルデータを
バッファメモリ２からホストコンピュータに引上げる際
の仲介役としても働く。

冗長コード発生回路４は、回転ヘッドの１回の走査で記
録される１スキヤンの長さを単位として、データの順序
を元のものと異なるものに変換するシャフリングを行な
うと共に、このシャフリングされたｌスキャンのデータ
に対しエラー訂正符号の符号化を行なうものである。エ
ラー訂正符号としては、例えば積符号で、その縦方向及
び横方向の各エラー訂正符号としてリードソロモン符号
を用いたものを適用することができる。記録データのブ
ロックアドレス及び識別データも、冗長コード発生回路
４で形成され、記録データの１ブロツク毎に挿入される
。

冗長コード発生回路４の出力データがエンコーダ６に供
給される。エンコーダ６は、記録データのチャンネルエ
ンコーディング及びブロック同期信号の挿入を行ない、
エンコーダ６の出力には、４チヤンネルに分けられた記
録データが取り出される。チャンネルエンコーディング
としては、例えば１サンプル８ビットを１サンプル９ビ
ツトに変換する（８−９）変換を用いることができる。

エンコーダ６の各チャンネルの出力が記録アンプ７Ａ、
７Ｂ、７Ｃ，，７Ｄ及び回転トランス（図示せず）を介
して回転ヘッド８Ａ、８Ｂ、８Ｃ。

８Ｄに供給され、磁気テープ９に記録される。上述のバ
ッファメモリ２又はインターフェース５のメモリから読
出されたディジタルデータの処理は、システムクロック
ＣＫＳによってなされる。

第２図は、この一実施例における磁気テープ９の記録パ
ターンを示す。回転ヘッド８Ａ、８Ｂ。

８Ｃ，８Ｄは、テープ案内ドラムに巻付けられた磁気テ
ープ９を下側から」二側に向かって斜めに走査し、１回
のスキャンで並行する４本のトラック１０Ａ、ＩＯＢ、
ＩＯＣ，１０Ｄが形成される。

磁気テープ９の長手方向に沿ってオーディ第１・ラック
１１Ａ、１１Ｂ、１１．Ｃとコントロールトラック１１
Ｄとが設けられている。オーディオトラツク１１Ｃには
、トラックアドレスとしてのシーケンス番号が記録され
、コントロールトラック１１Ｄには、サーボ用の信号が
記録される。

データの処理は、１スキヤンのデータを単位としてなさ
れる。第３図Ａは、冗長コード発生回路４から出力され
る１スキヤンの記録データを示す。

１スキヤンには、０番目から５１１番目までの５１２ブ
ロツクが含まれている。５１２ブロツクのうちで、３２
ブロツクが冗長コードであり、２ブロツクがコントロー
ルワードでｓす、４７Ｂブロツクがディジタルデータで
ある。コントロールワードは、シーケンス番号、１スキ
ヤンの期間の入力データ数を示すデータサイズ信号、ユ
ーザーズコードからなる１ブロツクのもので、同一のも
のが２ブロツクとして２重記録されている。この５１２
ブロツクの記録データが４本のトラックにデータレート
を１／４におとされて記録される。

第３図Ｂに示すように、１ブロツクは、４バイトのＣＲ
Ｃコード（巡回コードの一種でエラー検出用の冗長コー
ド）を含む１２８バイトのものである。

各ブロックの先頭には、エンコーダ６において、第３図
Ｃに示すような２バイトのブロック同期信号５ＹＮＣ及
び２バイトのブロックアドレスＡＤ及び識別信号ＩＤが
伺加される。

磁気テープ９から回転ヘッド８Ａ、８Ｂ、８Ｃ。

８Ｄによシ再生された信号が回転Ｉ・ランス（図示せず
）及び再生アンプ１２Ａ、１２Ｂ、１２Ｃ。

１２、Ｄを夫々介してＰＬＬ回路１３に供給され、ＰＬ
Ｌ回路１３により、各トランクの再生データからクロッ
クが抽出される。ＰＬＬ回路１３の出力がデコーダ１４
に供給される。デコーダ１４は、ブロック同期信号を抽
出する回路２時間軸変動を除去するＴＢＣ、チャンネル
デコーダなどを有し、デコーダ１４の出力には、１’Ｊ
’チヤンネルに戻された再生データが得られる。この再
生データがエラー訂正回路１５に供給される。

エラー訂正回路１５は、データの配列を元の順序に戻す
ディシャフリング回路と縦方向及び横方向のエラー訂正
を２回ずつ行なう訂正回路とからなる。このエラー訂正
回路１５の出力には、各サンプルデータごとに１ビツト
のエラーフラッグが付加された再生ディジタルデータが
取り出され、バッファメモリ１６及びインターフェース
１７に供給される。エラーフラッグは、エラーが検出虐
れない又はエラーが訂正されたサンプルデータの場合に
低レベルとなり、これと逆のサンプルデータ即ちエラー
を含むサンプルデータの場合に高レベルとなるものであ
る。再生データのうちで、エラーフラッグが低レベル即
ち有効なサンプルデータがバッファメモリ１６及びイン
ターフェース１７のメモリに書込まれる。バッファメモ
リ１６には、ディジタルデータが書込まれ、インターフ
ェース１７のメモリには、コントロールワードが書込ま
れる。

この書込みは、クロック発生回路３からのシステムクロ
ックＣＫＳによってなされる。一方、バッファメモリ１
６及びインターフェース１７のメモリの読出しは、外部
クロックＣＫＨによって行なわれる。インターフェース
１７には、バッファメモリ１６のアドレスをコントロー
ルするアドレスコントローラが設けられている。ノくラ
フアメモリ１６から読出された再生ディジタルデータが
Ｄ／Ａコンバータ１８に供給され、外部クロックＣＫＲ
によってアナログデータに変換されて出力される。

この外部クロックＣＫＲは、記録時に用いられた外部ク
ロックＣＫＷと同一のものであって、良く管理されたき
わめて安定なりロック信号である。また、外部クロック
ＣＫＲ、ＣＫＷ　は、１スキヤンのデータを処理する時
に、バッファメモリ２及びノくラフアメモリ１６におい
て、オーバーフローが生じないように、通常は、システ
ムクロックＣＫＳより低い周波数のものである。

インターフェース１７は、再生時にコントロールデータ
を取り込むと共に、ユーザーが指定したシーケンス番号
と一致するシーケンス番号の再生データをホストコンピ
ュータに引上げる際の仲介役として働く。１９は、記録
側及び再生側のデータの処理を行なう上述せるプロセッ
サ内に設けられたマイクロプロセッサを示し、このマイ
クロプロセッサ１９とインターフェース５及び１７０間
にデータ及びアドレスバス２０が設けられている。

２１は、この一実施例のシステムコントローラを示し、
システムコントローラ２１とマイクロプロセッサ１９と
の間にデータ及びアドレスバス２２が設けられ、更に、
システムコントローラ２１は、ポストコンピュータ（図
示せず）と接続されている。システムコントローフ２１
Ｋｉｌ：、マイクロプロセッサが内蔵され、システムコ
ントローラ２１と関連して、キーボード２３．データフ
ァイル用のメモ’）２４．ＣＲＴディスプレイ２５゜フ
ｌ）ンタ２６が設けられている。システムコントローラ
２１は、回転ヘッド８Ａ〜８Ｄ、磁気テープ９などを含
む回転ヘッド型レコーダのリモートコントロールを行な
い、これによって、データレコーダの種々の動作を制御
する。更に、キーボード２３をユーザーが操作すること
によって、年月日１時間、データの種類などを表わすユ
ーザーズコードが生成される。

第４図は、記録側に設けられたバッファメモリ２及びイ
ンターフェース５の構成を示す。バッファメモリ２は、
２個のメモリバンク３２及び３３を有するメモリ３１と
、その入力側及び出力側に夫々設けられた直列並列変換
器３４及び並列直列変換器３５と、外部クロックＣ需ぢ
ステムクロックＣＫＳが供給されるバッファコントロー
ラ３６とから構成されている。インターフェース５は、
小容量例えば１ブ１コツクのデータを記憶できるメモリ
４１と、メモリコントローラ４２と、データサイズ検出
回路４３と、バッファアドレスコントローラ４４とから
構成されている。２０Ｄ及び２０Ａは、マイクロプロセ
ッサ１９のデータバス及びアドレスバスである。アドレ
スバス２０Ａを介すしてマイクロプロセッサ１９から供
給されるアドレスがメモリコンＩ・ローラ４２に供給さ
れる。

データバス２０Ｄと記録ディジタル信号の入力端子４５
と記録ディジタル信号の出力端子４６との夫々と関連し
てトライステート回路Ｇ＋　、　Ｇ２　。

Ｇ３．　Ｇ４　、　Ｇ５　、　Ｇ６．　Ｇ７が設けられ
ている。これらのトライステート回路０１〜Ｇ７は、シ
ステムコントローラ２１からの指令をマイクロプロセッ
サ１９が受け取シ、マイクロプロセッサ１９からのコン
トロール信号によって制御される。記録時には、メモリ
３１のメモリバンク３２及び３３の一方が書込み状態と
されると共に、その他方が読出し状態とされ、１スキヤ
ンごとに、メモリバンク３２及び３３の書込み状態と読
出し状態が切シ替えられる。書込み状態にある一方のメ
モリバンク例えばメモリバンク３２に、入力端子４５か
らトライステート回路Ｇ３及び直列並列変換回路３４を
介して供給される入力ディジタル信号が外部クロックＣ
ＫＷによって書込まれる。この１スキヤンの期間では、
メモリバンク３３から既に書込まれていたディジタル信
号がシステムクロックＣＫＳによって読出される。メモ
リ３１への書込み及びメモリ３１からの読出しは、例え
ば８バイトパラレルで行なわれる。

メモリバンク３２及び３３の夫々は、１スキヤンの期間
で記録可能なディジタル信号（前述のように、４７８ブ
ロツク×１２４バイト）を記憶できる容量のものである
。外部クロックＣＫＷとシステムクロックＣＫＳの周波
数が共に等しい時では、１スキヤンの期間でメモリバン
ク３２に空きを生じないようにフルにディジタル信号が
碧込ｔ　ｔＬ、他方のメモリバンク３３からディジタル
信号が１回読出される。外部クロックＣＫＷの周波数が
システムクロックＣＫＳの周波数より低いと、１スギヤ
ンの期間で書込まれるディジタル信号が少なくなり、メ
モリバンク３２には、ディジタル信号が１１１込まれな
い空きが生じる。

データサイズ検出回路４３は、１スギヤンの期間でメモ
リバンク３２（又は３３）のどのアドレスまでディジタ
ル信号が書込まれたかを検出するものである。この検出
されたエンドアドレス即ちデータサイズ信号がデータバ
ス２０Ｄを介してマイクロプロセッサ１９に供給される
。このデータサイズ信号は、マイクロプロセッサ１９か
らバッファアドレスコントローラ４４に供給され、ディ
ジタル信号を読出す時の制御に用いられる。メモリバン
ク３２（又は３３）からのディジタル信号の読出し時に
、読出しアドレスは、スタートアドレスからエンドアド
レスまで変化し、次に、再びスタートアドレスに戻って
、エンドアドレスまで変化する。この読出し動作は、ｌ
スキャンの期間にわたって行なわれる。したがって、ｌ
スキャンの期間内に、メモリバンク３２（又は３３）に
空きが生じている時には、少なくとも一部のディジタル
信号が２度にわたって読出され、磁気テープ９に２回記
録される。

メモリ３１の一方のメモリバンクから読出されたディジ
タル信号が並列直列変換回路３５によシバイトシリアル
のデータに戻され、トライステート回路Ｇ６を介して出
力端子４６に取シ出される。

また、メモリ４１には、マイクロプロセッサ１９からの
前述のデータサイズ信号、シリアル番号。

システムコントローラ２１で形成されたユーザーズコー
ドなどのコントロールワードがデータバス２０Ｄ及びト
ライステート回路Ｇｔを介して供給され、書込みアドレ
スがアドレスバス２０Ａを介してメモリコントローラ４
２に供給され、システムクロックＣＫＳによってメモリ
４１にコントロールワードが書込まれる。そして、１ス
キヤンの期間の第１番目及び第２番目のブロックの期間
で、メモリ４１の内容が２度にわたって読出され、トラ
イステート回路Ｇ２を介して出力端子４６に取り出され
る。第５図に示すように、１スキヤンの期間の先頭の２
ブロツクの期間でトライステート回路Ｇ２に関する制御
信号が低レベルとされると共に、トライステート回路Ｇ
６に関する制御信号が高レベルとされ、トライステート
回路Ｇ２がアクティブ状態とされる。１スキヤンの期間
の残りの期間では、制御信号が逆転し、トライステート
回路Ｇ６がアクティブ状態とされ、出力端子４６には、
コントロールワードの２ブロツクとディジタル信号の４
７８ブロツクとが連続したディジタル信号が得られる。

上述の記録動作とは無関係に、外部のホストコンピュー
タからシステムコントローラ２１のマイクロプロセッサ
及びマイクロプロセッサ１９を経てバッファメモリ２の
メモリ３１にディジタル信号を書込み、磁気テープ９に
記録することができる。

この時は、ホストコンピュータからシステムコントロー
ラ２１のマイクロプロセッサにデータが転送され、次に
マイクロプロセッサ１９にデータ及ヒアドレスバス２２
を用いてデータが転送され、マイクロプロセッサ１９か
らメモリ４１にデータバス２０Ｄ及びトライステート回
路Ｇ１とアドレスバス２０Ａを用いてデータが転送され
る。メモリ４１からメモリ３１へのデータの転送は、ト
ライステート回路Ｇ４のみをアクティブ状態として、シ
ステムクロックＣＫＳをベースとしてなされる。メモリ
４１からのデータが書込まれるメモリバンク及びアドレ
スは、マイクロプロセッサ１９からバッファアドレスコ
ントローラ４４に対して指示される。

バッファメモリ２のメモリ３１のデータを外部のホスト
コンピュータに引上げることもできる。

この場合には、バッファアドレスコントローラ４４に対
して引上げるべきディジタル信号のブロックと対応する
アドレスがマイクロプロセッサ１９からデータバスフｆ
ｌＤを介１．て批袷式打スそして、トライステート回路
Ｇ７のみがアクティブ状態とされ、指定された１ブロツ
ク分のディジタル信号がメモリ４１に転送される。次に
、メモリ４１から読出されたディジタル信号がアクティ
ブ状態にあるトライステート回路Ｇ５を介してデータバ
ス２０Ｄにのせられ、マイクロプロセッサ１９に供給さ
れる。マイクロプロセッサ１９からシステムコントロー
ラ２１のマイクロプロセッサを経てホストコンピュータ
にディジタル信号が転送される。

第６図は、再生側に設けられたバッファメモリ１６及び
インターフェース１７の構成を示す。バッファメモリ１
６は、２個のメモリバンク５２及び５３を有するメモリ
５１と、その入力側及び出力側に夫々設けられた直列並
列変換器５４及び並列直列変換器５５と、バッファコン
トローラ５６とから構成されている。インターフェース
１７は、■ブロックのデータを記憶できる容量のメモリ
６１、！＝、メモリコントローラ６２と、バッファアド
レスコントローラ６４とから構成される装置データバス
２０Ｄと、再生ディジタル信号の入力端子６５と再生デ
ィジタル信号の出力端子６６との夫々と関連してトライ
ステート回路Ｇｏ　＋’　ＧＩ２　。

Ｇ１３　、　ＧＩ４　、　ＧＩＳ　、　Ｇ１６’、　Ｇ
１７が設けられている。再生ディジタル信号は、１ビツ
トのエラー７ラツグが１バイトのデータに付加された９
ビツトを単位とするものである。

再生動作時には、トライステート回路Ｇｌｌ及びＧＩＳ
がアクティブ状態とされると共に、コントロールワード
のブロックの期間では、トライステート回路ＧＩ２がア
クティブ状態とされる。コントロールワード及び再生デ
ィジタル信号のうちで、エラーフラッグが低レベル即ち
エラーがないと判定された有効なデータのみがメモリ５
１及び６１に書込まれる。コントロールワードは、同一
のものが少なくとも２ブロツクにわたって記録され、デ
ィジタル信号も、外部クロックＣＫＷの周波数がシステ
ムクロックＣＫＳの周波数よシ低い時に、２重に記録さ
れているので、エラー訂正符号によるエラー訂正と併せ
て有効なデータを殆ど再生することができる。

メモリ５１のメモリバンク５２及び５３は、１スキヤン
の期間ごとに書込み状態と読出し状態とが切り替えられ
るものである。再生ディジタル信号が供給されると、最
初の２ブロツクのコントロールワードのうちで有効なデ
ータがメモリ６１に書込まれ、次のブロック以下に含ま
れる再生ディジタル信号のうちで有効なデータがメモリ
５１の一方のメモリバンクに書込まれる。メモリ６１に
取り込まれたコントロールワードがトライステート回路
ＧＩ４及びデータバス２０Ｄを介してマイクロプロセッ
サ１９に供給され、コントロールワード中のデータサイ
ズ信号によって定められる１スキヤン中のエンドアトア
ドレスがマイクロプロセッサ１９からバッファアドレス
コントローラ６４に供給される。これによって、ｌスキ
ャン中に存在する再生ディジタル信号がメモリ５１の一
方のメモリバンクに正しく書込まれ、次の１スキヤンの
期間に外部クロックＣＫＲによシ読出され、トライステ
ート回路Ｇ１６を介して出力端子６６に取シ出される。

外部クロックＣＫＲは、　ＣＫＷと同一の周波数のクロ
ックであって、出力端子６６からは、連続のディジタル
信号を取シ出すことができる。

ユーザーは、キーボード２３におけるキー操作により指
定したクリアル番号のディジタル信号を外部のホストコ
ンピュータに引上げることができる。再生されたコント
ロールワード中のシリアル番号と指定したシリアル番号
とが一致すると、マイクロプロセッサ１９からの指令に
より、メモリ５１の書込み動作が禁止され、一方のメモ
リバンクの内容が繰シ返して読出される。この読出され
たディジタル信号がトライステート回路Ｇ１７を介して
メモリ６１に１ブロツクずつ転送される。このメモリ６
１に貯えられたデータは、マイクロプロセッサ１９のデ
ータバス２０Ｄ及びアドレスバス２０Ａを用いてマイク
ロプロセッサ１９にトライステート回路ＧＩ４を介して
引き上げられる。マイクロプロセッサ１９は、この引き
上げられたデータをシステムコントローラ２１のマイク
ロプロセッサに向げて転送１７、更に、システムコント
ロー２２１のマイクロプロセッサは、ホストコンピュー
タに向けてその要求に従ってデータを転送する。

ホストコンピュータからのデータをバッファメモリ５１
に書込むこともできる。この時は、トライステート回路
Ｇ１５がアクティブ状態とされ、マイクロプロセッサ１
９のデータバス２０Ｄ及びアドレスバス２０Ａを用いて
、１ブロツクのデータがメモリ６１に転送されると共に
、書込むアドレスがバッファアドレスコントローラ６４
に供給される。次に、トライステート回路Ｇ１３がアク
ティブ状態とされ、メモリ６１の内容がメモリ５１に転
送される。

前述の記録側のインターフェース５に設けられたデータ
サイズ検出回路４３について第７図を参照して説明する
。このデータサイズ検出回路４３は％　１スキヤンの期
間を計測するタイマー７１と、データサイズカウンタ７
２と、このデータサイズカウンタ７２に対するクロック
入力ＣＫＷＮを発生する１／８の分周回路７３と、デー
タサイズカウンタ７２に対するイネーブル信号ＣＥＮを
発生するＡＮＤゲートＴ４と、データサイズカウンタ７
２に対するクリアパルスＣＬを発生するフリップフロッ
プ７５．７６及びＡＮＤゲート７７とから構成されてい
る。

この一実施例では、システムクロックＣＫＳが回転ヘッ
ド８Ａ〜８Ｄの回転周波数の整数倍の周波数とされてい
る。タイマー７１には、計測開始指令信号ＳＴ　とシス
テムクロックＣＫＳが供給され、第８図Ａに示すように
１回転ヘッド８Ａ〜８Ｄが磁気データ９を１回走査する
１スキヤンの期間を規定するタイミング信号Ｒ５Ｔがタ
イマー７１から発生する。

この一実施例では、バッファメモリ２のメモリ３１の２
つのメモリバンク３２及び３３を１個のＲＡＭの２つの
メモリ領域の構成とし、このＲＡＭに対して８す／プル
を並列化して、ＲＡＭの各メモリ領域に対する書込み及
び読出しを８サンプルの期間内に行なうようにしている
。したがって、１スキヤンの期間の入力ディジタル信号
の検出は、８サンプル単位で行なっており、外部クロッ
クＣＫＷを１／８に分周した第８図Ｂに示す分周クロッ
クＣＫＷＮをデータサイズカウンタ７２によりカウント
する構成とされている。外部からのリクエスト信号ＲＥ
Ｑ及びイネニブル信号ＥＮがＡＮＤゲート７４に供給さ
れ、ＡＮＤゲート７４の出力に得られるイネーブル信号
ＣＥＮが高レベルの期間内に分周クロックＣＫＷＮをデ
ータサイズカウンタ７２がカウントする。

１スキヤンの期間を規定するタイミング信号Ｒ５”Ｆと
分周クロックＣＫＷＮとの位相が合わないために、フリ
ップフロップ７５及び７６によってクリアパルスＣＬが
形成される。フリップフロップ７５のセット入力にタイ
ミング信号Ｒ５Ｔが供給され、このフリップフロップ７
５から第８図Ｃに示すように、タイミング信号Ｒ５Ｔの
立下りで高レベルとなる出力信号ＲＸが発生し、この出
力信号ＲＸがＡＮＤゲート７７の一方の入力とされる。

ＡＮＤゲートＴ７の他方の入力には、フリップ７０ツブ
の否定出力が供給され、　ＡＮＤゲート７７の出力がフ
リップフロップ７６のデータ入力とされる。フリップフ
ロップ７６のクロック入力として分周クロックＣＫＷＮ
が供給され、フリップフロップ７６の肯定出力がクリア
パルスＣＬとされる。更に、フリップフロップ７６の否
定出力が低レベルとなると、フリップフロップ７５がリ
セットされる。

フリップフロップ１５の肯定出力ＲＸが高レベルとなる
と、次の分周クロックＣＫＷＮのタイミングで、フリッ
プ７０ツブ７６の肯定出力即ちクリアパルスＣＬが第８
図りに示すように高レベルとなる。このクリアパルスＣ
Ｌが高レベルとなってから、次の分周クロックＣＫＷＮ
のタイミングでデータサイズカウンタ７２がクリアされ
る。これと共に、クリアパルスＣＬが高レベルになると
、クリップフロップ７５がリセットされ、その出力ＲＸ
が低レベルとなる。したがって１次の分周クロックＣＫ
ＷＮのタイミングでクリアパルスＣＬが低レベルとなシ
、データサイズカウンタ１２のクリアが解除される。

したがって、データサイズカラ／り７２は、クリアパル
スＣＬの立下りから次の立下りの期間までの間、分周ク
ロックＣＫＷＮを計数する。第８図Ｅは、データサイズ
カウンタ７２の出力ＤＳを示す。このタイムチャートで
は、１スキヤンの期間に％Ｍ個のデータが検出されてい
る。この出方ＤＳが前述のように、マイクロプロセッサ
１９に供給され、マイクロプロセッサ１９の制御によっ
て、メモリ４１に書込まれる。

データサイズの検出は、外部クロックＣＫＷを計数する
ことで行なうようにしても良く、その場合テハ、タイミ
ング信号Ｒ５Ｔをデータサイズカウンタ７２のクリアパ
ルスとして用いれば良い。

上述のように、１スキヤンの期間でデータサイズの検出
を行った後の次の１スキヤンの期間では、この検出され
たデータサイズを用いてシステムクロックＣＫＳによる
データの読出しがなされる。この読出し動作時では、マ
イクロプロセッサ１９によって、バ（ソファアドレスコ
ントローラ４４内のレジスタにデータサイズの計測値Ｍ
が貯えられている。

バッファアドレスコノトローラ４４には、ライドアドレ
スカウンタ及びリードアドレスカウンタと共に、レジス
タに貯えられているデータサイズの計測値Ｍとリードア
ドレスカウンタの出力を比較する比較器が設けられてい
る。１スキヤンの期間で記録可能なディジタル信号をメ
モリ３１がら読出す時間、高レベルとなる第９図Ａに示
すタイミング信号ＤＳＴがバッファアドレスコントロー
ラ４４内で形成される。このタイミング信号ＤＳＴ７５
ｆ高レベルの期間で、第９図Ｂに示す分周されたシステ
ムクロックＣＫＳＮによって、リードアドレスカウンタ
の出力が０．　１．　２．　・・　Ｍと変化する。

リードアドレスカウンタの出力がＭとなると、計測値Ｍ
と一致するだめ、コンパレータの出力ＣＭＰが第９図Ｃ
に示すように高レベルとなる。

このコンパレータの出力ＣＭＰとタイミング信号ＤＳＴ
とに基いて、第９図りに示すようなリードアドレスカウ
ンタのロード信号ＲＡＬＤが形成される。

このロード信号ＲＡＬＤが低レベルとなることによって
、リードアドレスカウンタの出力が０に戻される。この
動作は、タイミング信号ＤＳＴが高レベルの期間１、繰
り返して行なわれる。しだがって、入力ディジタル信号
のデータレートが低く、メモリバンク３２又は３３の容
量の例えば１／２のデータしか書込まれていない時では
、リードアドレスカウンタの出力が（０〜Ｍ）までの変
化を２回繰り返す。つまシ、同一の入力ディジタル信号
が１回のスキャンの間に２回読出され、磁気テープ９に
記録される。入力ディジタル信号のデータレートによっ
て、２回に限らず、１部のデータのみが２回記録された
シ、３回以上、同一のデータが記録されることが生じる
。

更に、もし、入力ディジタル信号のデータレートが高く
、ｌスキャンの期間に到来するデータ量が１スキヤンの
期間に記録できる量を越えることは、データサイズ信号
（データサイズの計測値）から容易に検出でき、ユーザ
ーに対してアラーノ、を発生することができる。

再生側のバッファメモリ１６の書込み動作の制御は、上
述の記録側のバッファメモリ２の読出し制御と同様にな
される。つまり、再生信号から分離されたコントロール
ワード中のデータサイズ信号によって、バッファメモリ
２のライトアドレスカウンタを制御すれば良い。

「応用例」 この発明は、回転ヘッド形の記録装置に限らず、固定ヘ
ッドを用いたディジタル信号記録装置に対しても適用す
ることができる。

また、再生側に異なるスキャンの再生データを連続又は
とびとびに貯えることができるバッファメモリを複数個
用意し、このバッファメモリを選択的に用いるようにし
ても良い。

「発明の効果」 この発明に依れば、同一のデータを２回以上、磁気テー
プに記録することができ、エラーを含まないデータを再
生することを容易とできる。特に、この発明は、入力デ
ィジタル信号のデータレートと機器内部のシステムクロ
ックとの周波数が異なる時でも、両者の周波数関係に応
じた回数の多重記録を行なうことができ、入力ディジタ
ル信号のデータレートが明確に定められてなかったシ、
又は複数種類のデータレートが存在するデータレコーダ
にこの発明は馬用して好適である。

【図面の簡単な説明】

第１図はこの発明の一実施例の全体の構成を示すブロッ
ク図、第２図はこの一実施例の記録パターンを示す路線
図、第３図はとの一実施例の記録信号の説明に用いる路
線図、第４図及び第５図はとの一実施例の記録側の一部
の構成のより詳細なブロック図及びその説明に用いるタ
イムチャート、第６図はこの一実施例の再生側の一部の
構成のより詳細なブロック図、第７図は記録側に設けら
れたデータサイズ検出回路の一例の構成を示すブロック
図、第８図はデータサイズ検出回路の説明に用いるタイ
ムチャート、第９図は記録側のバッファメモリのアドレ
ス制御の説明に用いるタイムチャートである。 ２．１６・・・・・・・バッファメモリ、５．１７　・
・−・・インターフェース、６・・・・・・エンコーダ
、８Ａ〜８Ｄ・・・・・・・・・・・・回転ヘッド、９
・・・・・・・・磁気テープ、１４・・・・・・・・・
デコーダ、３１．５１・・・　メモリ。 ４３　・・・・　データサイズ検出回路、４４．６４・
・・・・・・・バッファアドレスコントローラ。 代理人　杉　浦　正　知 第２図 第３図 テ死千１− 第４図 ０ 第５図 第７図 第９図

Claims (1)

【特許請求の範囲】
1. 所定の期間内に入力される入力ディジタル信号が第１の
   クロックパルスによシ書込まれると共に、上記第１のク
   ロックパルスより高い周波数の第２のクロックパルスに
   より上記入力ディジタル信号が読出されるバッファメモ
   リと、上記バッファメモリの書込みアドレスのエンドア
   ドレスヲ検出し、上記所定の期間内で上記バッファメモ
   リの読出し動作を上記エンドアドレスからスタートアド
   レスに戻すように循環させる制御回路と、上記バッファ
   メモリから読出された上記入力ディジタル信号が供給さ
   れる記録ヘッドとを備えだディジタル信号記録装置。