JPS60107856A - Ｃｍｏｓｉｃの製造方法 - Google Patents
Ｃｍｏｓｉｃの製造方法Info
- Publication number
- JPS60107856A JPS60107856A JP58215361A JP21536183A JPS60107856A JP S60107856 A JPS60107856 A JP S60107856A JP 58215361 A JP58215361 A JP 58215361A JP 21536183 A JP21536183 A JP 21536183A JP S60107856 A JPS60107856 A JP S60107856A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は１枚のシリコン板にそれぞれゲート電極をマス
クとしてＮテヤネＡ／詔よびＰチャネルＭＯ８ＦＥＴの
ソース、ドレイン領域を形成するための拡散を行う自己
整合方式によるＣＭＯＳ Ｉ Ｏの製造方法に関する。
クとしてＮテヤネＡ／詔よびＰチャネルＭＯ８ＦＥＴの
ソース、ドレイン領域を形成するための拡散を行う自己
整合方式によるＣＭＯＳ Ｉ Ｏの製造方法に関する。
ＯＭｏ ８ Ｉ Ｏの製造方法としては、Ｎチャネルお
よびＰチャネルＭＯ８ＦＥＴのソース、ドレイン領域を
形成後ゲート酸化膜を設け、その上にＡｌのゲート電極
を形成するＡＩアゲート式と、ゲート酸化膜および高融
点金属によるゲート電極形成後、ゲート電極をマスクと
してＮチャネルおよびＰチャネルＭＯ８ＦＥＴのソース
、ドレイン領域形成のための拡散を行なう自己整合方式
とが知られているが、微細化に伴なうチャネル長の厳密
な制御という観点からゲート電極形成のためのマスク合
せが不要な自己整合方式が多用されてきている。ところ
でこの後者の方式では、闇値電圧の決定に大きな影響を
及ぼすゲート酸化膜形成工程か、Ｎチヤネル、Ｐチャネ
ルのソース、ドレイン拡散工程に先だって行なわれるた
め、閾値電圧の制御に充分な注意を払う必要がある。第
１図（へ）〜０は自己整合方式によるＳｉアゲ−ＣＭＯ
８ＩＯの製造工程を示し、第１図代に示すように、Ｎ形
シリコン基板１の主表面の一部に酸化膜２をマスクとし
てＰ形不純物を拡散し、Ｐウェル領域３を形成する。
よびＰチャネルＭＯ８ＦＥＴのソース、ドレイン領域を
形成後ゲート酸化膜を設け、その上にＡｌのゲート電極
を形成するＡＩアゲート式と、ゲート酸化膜および高融
点金属によるゲート電極形成後、ゲート電極をマスクと
してＮチャネルおよびＰチャネルＭＯ８ＦＥＴのソース
、ドレイン領域形成のための拡散を行なう自己整合方式
とが知られているが、微細化に伴なうチャネル長の厳密
な制御という観点からゲート電極形成のためのマスク合
せが不要な自己整合方式が多用されてきている。ところ
でこの後者の方式では、闇値電圧の決定に大きな影響を
及ぼすゲート酸化膜形成工程か、Ｎチヤネル、Ｐチャネ
ルのソース、ドレイン拡散工程に先だって行なわれるた
め、閾値電圧の制御に充分な注意を払う必要がある。第
１図（へ）〜０は自己整合方式によるＳｉアゲ−ＣＭＯ
８ＩＯの製造工程を示し、第１図代に示すように、Ｎ形
シリコン基板１の主表面の一部に酸化膜２をマスクとし
てＰ形不純物を拡散し、Ｐウェル領域３を形成する。
その後第１図（＋３）、０）に示すように、レジスト４
をマスクとしてＮチャネルＭＯ８ＦＩｕＴ用チャネルス
トッパ形成のための不純物イオン注入５、さらにレジス
ト６をマスクとしてＰチャネルＭＯ８ＦＥＴ用チャネル
ストッパ形成のための不純物イオン注入７を行なった後
、第１図０に示すごとく窒化膜８をマスクとして選択酸
化しフィールド部に厚い１亥化膜９を形成すると同時に
、チャネルストッパの拡散層５１．７１を形成する。つ
ぎに、ゲート酸化膜１０および多結晶シリコン層１１を
形成し、第１図但）に示すようなゲート電極構造に加工
した後、Ｐｆ”Ｖ ネルＭＯ８ＦＥＴ 側（７）能動領
域ヲ０ＶＤＳ ｉ Ｏ。
をマスクとしてＮチャネルＭＯ８ＦＩｕＴ用チャネルス
トッパ形成のための不純物イオン注入５、さらにレジス
ト６をマスクとしてＰチャネルＭＯ８ＦＥＴ用チャネル
ストッパ形成のための不純物イオン注入７を行なった後
、第１図０に示すごとく窒化膜８をマスクとして選択酸
化しフィールド部に厚い１亥化膜９を形成すると同時に
、チャネルストッパの拡散層５１．７１を形成する。つ
ぎに、ゲート酸化膜１０および多結晶シリコン層１１を
形成し、第１図但）に示すようなゲート電極構造に加工
した後、Ｐｆ”Ｖ ネルＭＯ８ＦＥＴ 側（７）能動領
域ヲ０ＶＤＳ ｉ Ｏ。
層１２で被栓し、ポリシリコン１１をマスクとしてＮチ
ャネルＭＯ８ＦＥＴのソース、ドレイン拡散層１３を形
成する。つぎｌこ、今度は第１図０に示すようにＮチャ
ネルＭＯ８ＦＢＴ側の能動領域を０ＶＤＳｉＯＪ １４
で被覆し多結晶シリコン層１１をマスクとしてＰチャネ
ルＭＯ８ＦＥＴのソース、ドレイン拡散層１５を形成す
る。その後、全面を表面保護膜１６で被覆しく第１図０
）、ＮチャネルおよびＰチャネルＭＯ８ＦＥＴのソース
、ゲート。
ャネルＭＯ８ＦＥＴのソース、ドレイン拡散層１３を形
成する。つぎｌこ、今度は第１図０に示すようにＮチャ
ネルＭＯ８ＦＢＴ側の能動領域を０ＶＤＳｉＯＪ １４
で被覆し多結晶シリコン層１１をマスクとしてＰチャネ
ルＭＯ８ＦＥＴのソース、ドレイン拡散層１５を形成す
る。その後、全面を表面保護膜１６で被覆しく第１図０
）、ＮチャネルおよびＰチャネルＭＯ８ＦＥＴのソース
、ゲート。
ドレインのコンタクトホールを形成し、Ａｌ電極１７を
設ける（第１図ｔ（ｌ）。以上述べた様に、従来の方法
ではＰウノエル領域３形成、チャネルストッパ５１．７
１およびフィールド醒化膜９形成、ゲート酸化膜１０形
成、ＮチャネルＭＯ８ＦＥＴのソース、ドレイン領域１
３形成、ＰチャネルＭＯ５−ＦＥＴのソース、ドレイン
領域１５形成などの熱処理工程があり、ウェハが熱履歴
を受ける回数が多い。このことはシリコン−酸化膜界面
などζこ結晶欠陥を発生させる危険性が旨くなる。特に
ゲート酸化膜形成後に、ＮチャネルおよびＰチャネルＭ
Ｏ８１Ｔのソース、ドレイン拡散を順次行なうことは、
ＮチャネルとＰチャネルＭＯ８ＦＥＴの閾値電圧の整合
を図る上で、はなはだ問題がある。
設ける（第１図ｔ（ｌ）。以上述べた様に、従来の方法
ではＰウノエル領域３形成、チャネルストッパ５１．７
１およびフィールド醒化膜９形成、ゲート酸化膜１０形
成、ＮチャネルＭＯ８ＦＥＴのソース、ドレイン領域１
３形成、ＰチャネルＭＯ５−ＦＥＴのソース、ドレイン
領域１５形成などの熱処理工程があり、ウェハが熱履歴
を受ける回数が多い。このことはシリコン−酸化膜界面
などζこ結晶欠陥を発生させる危険性が旨くなる。特に
ゲート酸化膜形成後に、ＮチャネルおよびＰチャネルＭ
Ｏ８１Ｔのソース、ドレイン拡散を順次行なうことは、
ＮチャネルとＰチャネルＭＯ８ＦＥＴの閾値電圧の整合
を図る上で、はなはだ問題がある。
すなわち、ＮチャネルＭＯ８ＦＥＴ側のシリコンとゲー
ト酸化膜の界面はＰチャネルＭＯ８ＦＥＴ側に比べ１回
多い熱処理を受けることになり、界面準位の発生に差異
が生ずる原因となる。
ト酸化膜の界面はＰチャネルＭＯ８ＦＥＴ側に比べ１回
多い熱処理を受けることになり、界面準位の発生に差異
が生ずる原因となる。
本発明は、上述の欠点を除去してＰチャネルおよびＮチ
ャネルＭＯ８ＦＥＴの閾値電圧の整合を任意にかつ容易
に図ることができ、しかも工程がより簡略化された自己
整合方式のＯＭＯＳ Ｉ Ｏの製造方法を提供すること
を目的とする。
ャネルＭＯ８ＦＥＴの閾値電圧の整合を任意にかつ容易
に図ることができ、しかも工程がより簡略化された自己
整合方式のＯＭＯＳ Ｉ Ｏの製造方法を提供すること
を目的とする。
本発明によるＯＭＯＳ Ｉ Ｏの製造方法は、−導電形
シリコン基板の主表面の一部に不純物の拡散により一つ
のウェル領域を形成する工程と、シリコン基板の同じ主
表面を酸化膜により被覆する工程と、その酸化膜の各ゲ
ート酸化膜となる領域の上にゲート酸化膜の界面準位に
影響を及ぼさない程度の低温で各ゲート電極となる多結
晶シリコン層を形成する工程と、一方のＭＯＳＦＥＴの
ソース。
シリコン基板の主表面の一部に不純物の拡散により一つ
のウェル領域を形成する工程と、シリコン基板の同じ主
表面を酸化膜により被覆する工程と、その酸化膜の各ゲ
ート酸化膜となる領域の上にゲート酸化膜の界面準位に
影響を及ぼさない程度の低温で各ゲート電極となる多結
晶シリコン層を形成する工程と、一方のＭＯＳＦＥＴの
ソース。
ドレイン領域および他方のＭＯＳＦＥＴのチャネルスト
ッパ領域のためのＰ形不純物あるいはＮ形不純物をそれ
らの領域となる前記主表面の部分に樟縁膜をマスクとし
てそれぞれ注入する工程と、絶縁膜を除去後ゲート酸化
膜下の界面準位に影響を及ぼさない程度の低温で表面保
護膜を全面に付着を容易にかつ歩留りよく行うものであ
る。
ッパ領域のためのＰ形不純物あるいはＮ形不純物をそれ
らの領域となる前記主表面の部分に樟縁膜をマスクとし
てそれぞれ注入する工程と、絶縁膜を除去後ゲート酸化
膜下の界面準位に影響を及ぼさない程度の低温で表面保
護膜を全面に付着を容易にかつ歩留りよく行うものであ
る。
〔発明の実施例〕、・
第２図Ｑ〜Ｄは本発明の一実施例の製造工程を示し、第
１図と共通部分には同一の符号が付されている。Ｐウェ
ル形成までは第１図の場合と変わるところはない。すな
わち第２図（へ）に示すように、Ｎ形シリコン基板１の
主表面の一部に酸化膜２をマスクとしてＰ形不純物を拡
散し、Ｐウェル領域３を形成する。つぎに、酸化膜２を
全面除去し、ゲート酸化膜１０および多結晶シリコン層
１１を全面に形成する（第２図Ｂ））。その後、フォト
エツチングにより多結晶シリコン層１１を加工し、ゲー
ト電極１１ａおよびｌｌｂを形成し、ＮチャネルＭＯ８
ＦＥＴのチャネルストッパ領域およびＰチャネルＭＯ８
ＦＥＴのソース、ドレイン領域となるべき部分以外をレ
ジスト６１でマスクし、イオン注入法によりＰ形不純物
の打込み層５を形成する（第２図０）。つぎにレジスト
６１を除去後、第２図Ｏに示すように新たにＰチャネル
ＭＯ８ＦＥＴのチャネルストッパ領域およびＮチャネル
のソース、ゲート、ドレイン領域となる。べき部分以外
をレジスト６２でマスクし、イオン注入法によりＮ形不
純物の打込み層７を形成する。この場合、ポリシリコン
層１１ａにはＮ形不純物がポリシリコン層１１ｂにはＰ
形不純物が打込まれるが、ポリシリコン層１１の膜厚を
適当に選択すればポリシリコン層下のゲート酸化膜１０
に損傷を及ぼすことはない。つぎに、レジスト６２を除
去し、全面に低温０ＶＤＳｉＯ，１４を形成して、これ
をフィールド酸化膜とする。その後、適当な熱処理条件
でアニールすることにより、ＮチャネルとＰチャネルの
ＭＯＳＦＥＴのチャネルストッパ領域５１．７１および
ソース、ドレイン領域７２．５２を一度に形成する。こ
の熱処理は同時に低温０ＶＤＳ ４０．膜１４のアニー
ルも兼ねる（第２図＠）。つぎにＮチャ形成する（第２
図Ｄ）。上記製造方法において、基板の不純物濃度を１
０１１〜１０１′ｃＩＩＬ′、Ｐウェルの不純物濃度を
１．４５Ｘ１０”ｃｍ′４、ゲート酸化膜厚を０．０８
μｍ１ポリシリコン層膜厚を０．５μｍ、イオン注入に
よるＰチャネ、ルおよびＮチャネルのソース。
１図と共通部分には同一の符号が付されている。Ｐウェ
ル形成までは第１図の場合と変わるところはない。すな
わち第２図（へ）に示すように、Ｎ形シリコン基板１の
主表面の一部に酸化膜２をマスクとしてＰ形不純物を拡
散し、Ｐウェル領域３を形成する。つぎに、酸化膜２を
全面除去し、ゲート酸化膜１０および多結晶シリコン層
１１を全面に形成する（第２図Ｂ））。その後、フォト
エツチングにより多結晶シリコン層１１を加工し、ゲー
ト電極１１ａおよびｌｌｂを形成し、ＮチャネルＭＯ８
ＦＥＴのチャネルストッパ領域およびＰチャネルＭＯ８
ＦＥＴのソース、ドレイン領域となるべき部分以外をレ
ジスト６１でマスクし、イオン注入法によりＰ形不純物
の打込み層５を形成する（第２図０）。つぎにレジスト
６１を除去後、第２図Ｏに示すように新たにＰチャネル
ＭＯ８ＦＥＴのチャネルストッパ領域およびＮチャネル
のソース、ゲート、ドレイン領域となる。べき部分以外
をレジスト６２でマスクし、イオン注入法によりＮ形不
純物の打込み層７を形成する。この場合、ポリシリコン
層１１ａにはＮ形不純物がポリシリコン層１１ｂにはＰ
形不純物が打込まれるが、ポリシリコン層１１の膜厚を
適当に選択すればポリシリコン層下のゲート酸化膜１０
に損傷を及ぼすことはない。つぎに、レジスト６２を除
去し、全面に低温０ＶＤＳｉＯ，１４を形成して、これ
をフィールド酸化膜とする。その後、適当な熱処理条件
でアニールすることにより、ＮチャネルとＰチャネルの
ＭＯＳＦＥＴのチャネルストッパ領域５１．７１および
ソース、ドレイン領域７２．５２を一度に形成する。こ
の熱処理は同時に低温０ＶＤＳ ４０．膜１４のアニー
ルも兼ねる（第２図＠）。つぎにＮチャ形成する（第２
図Ｄ）。上記製造方法において、基板の不純物濃度を１
０１１〜１０１′ｃＩＩＬ′、Ｐウェルの不純物濃度を
１．４５Ｘ１０”ｃｍ′４、ゲート酸化膜厚を０．０８
μｍ１ポリシリコン層膜厚を０．５μｍ、イオン注入に
よるＰチャネ、ルおよびＮチャネルのソース。
ドレイン領域の不純物ドーズ量を共に２Ｘ１０”♂、フ
ィールド酸化膜用０ＶＤＳｉ０２の膜厚を０．５μｍと
し、約１０００℃の熱処理を行なえばＮチャネル。
ィールド酸化膜用０ＶＤＳｉ０２の膜厚を０．５μｍと
し、約１０００℃の熱処理を行なえばＮチャネル。
ＰチャネルＭＯ８ＦＥＴ共に闇値電圧ＩＶｔｈｌ＝０．
６■が得られる。ちなみに、この場合のフィールドＭＯ
８−ＦＥＴの閾値電圧は６０Ｖ以上であった。以上述べ
たような方法に従えば、基板濃度、酸化膜厚、Ｐフェル
濃度、イオン注入のドーズ址および熱処理温度を任意に
選択することにより、いかなる閾値電圧についてもＮチ
ャネルＭＯ８ＦＦｉＴとＰチャネルＭＯ８ＦＥＴの整合
を図ることが可能である。
６■が得られる。ちなみに、この場合のフィールドＭＯ
８−ＦＥＴの閾値電圧は６０Ｖ以上であった。以上述べ
たような方法に従えば、基板濃度、酸化膜厚、Ｐフェル
濃度、イオン注入のドーズ址および熱処理温度を任意に
選択することにより、いかなる閾値電圧についてもＮチ
ャネルＭＯ８ＦＦｉＴとＰチャネルＭＯ８ＦＥＴの整合
を図ることが可能である。
本発明はゲート酸化膜と多結晶シリコン層からなるゲー
ト電極を形成後、同じ導電形の領域となる一方のＭＯＳ
ＦＥＴのソース、ドレイン領域と他方（１’）ＭＯＳＦ
ＥＴのチャネルストッパ領域のための不純物をそれぞれ
注入したのち、両ＭＯ８ＦＥＴのソース、ドレイン領域
およびチャネルストッパ領域の拡散を同時に行うもので
、□両ＭＯ８ＦＦｌｔＴの閾値電圧の整合を容易に図れ
ると同時に、ゲート酸化膜形成後の高温熱処理（４００
℃以上）が一度だけであるため、熱履歴に起因する特性
変動、ウェハのそり、結晶欠陥の発生などの問題が軽減
され、０Ｍ０８ＩＯｇ造の歩留りの向上、工程の簡易化
が得られるのでその効果は極めて太きい。
ト電極を形成後、同じ導電形の領域となる一方のＭＯＳ
ＦＥＴのソース、ドレイン領域と他方（１’）ＭＯＳＦ
ＥＴのチャネルストッパ領域のための不純物をそれぞれ
注入したのち、両ＭＯ８ＦＥＴのソース、ドレイン領域
およびチャネルストッパ領域の拡散を同時に行うもので
、□両ＭＯ８ＦＦｌｔＴの閾値電圧の整合を容易に図れ
ると同時に、ゲート酸化膜形成後の高温熱処理（４００
℃以上）が一度だけであるため、熱履歴に起因する特性
変動、ウェハのそり、結晶欠陥の発生などの問題が軽減
され、０Ｍ０８ＩＯｇ造の歩留りの向上、工程の簡易化
が得られるのでその効果は極めて太きい。
第１図は従来のＯＭＯＳ Ｉ Ｏの製造工程を順次示す
断面図、第２図は本発明の一実施例の製造工程を順次示
す断面図である。 １・・・Ｎ形シリコン基板、３・・・Ｐウェル領域、５
・・・Ｐ形不純物イオン注入、７・・・Ｎ形不純物イオ
ン注入、ｌＯ・・・ゲート酸化膜、１１・・・多結晶シ
リコン層、ｌｌａ、ｌｌｂ・・・ゲート電極、５１．７
１・・・チャネルストッパ領域、５２．７２・・・ソー
ス。 ドレイン領域、６１．６２・・・レジスト。
断面図、第２図は本発明の一実施例の製造工程を順次示
す断面図である。 １・・・Ｎ形シリコン基板、３・・・Ｐウェル領域、５
・・・Ｐ形不純物イオン注入、７・・・Ｎ形不純物イオ
ン注入、ｌＯ・・・ゲート酸化膜、１１・・・多結晶シ
リコン層、ｌｌａ、ｌｌｂ・・・ゲート電極、５１．７
１・・・チャネルストッパ領域、５２．７２・・・ソー
ス。 ドレイン領域、６１．６２・・・レジスト。
Claims (1)
- １）−導電形シリコン基板の主表面の一部に不純物の拡
散により他導電形の一つのウェル領域を形成する工程と
、前記シリコン基板の主表面を酸化膜により被榎する工
程と、核酸化膜の各ゲート酸化膜となる領域の上にゲー
ト酸化膜の界面準位に影響を及ぼさない程度の低温で各
ゲート電極となる多結晶シリコン層を形成する工程と、
一方のＭＯＳＦＥＴのソース、ドレイン領域および他方
のＭＯＳＦＥＴのチャネルストッパ領域のためのＰ形あ
るいはＮ形不純物をそれらの領域となる前記主表面の部
分に絶縁膜をマスクとしてそれぞれ注入する工程を、該
絶縁膜を除去後前記ゲート酸化膜下の界面準位に影響を
及ぼさない程度の低温で表面保護膜を全面に付着する工
程と、注入不純物のドライブのための熱処理をする工程
とを順次行うことを特徴とするＯＭＯＳ Ｉ Ｏの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58215361A JPS60107856A (ja) | 1983-11-16 | 1983-11-16 | Ｃｍｏｓｉｃの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58215361A JPS60107856A (ja) | 1983-11-16 | 1983-11-16 | Ｃｍｏｓｉｃの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60107856A true JPS60107856A (ja) | 1985-06-13 |
Family
ID=16671014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58215361A Pending JPS60107856A (ja) | 1983-11-16 | 1983-11-16 | Ｃｍｏｓｉｃの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60107856A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0581272U (ja) * | 1992-04-08 | 1993-11-05 | 株式会社アルメックス | 平板形状ワークの洗浄処理槽 |
-
1983
- 1983-11-16 JP JP58215361A patent/JPS60107856A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0581272U (ja) * | 1992-04-08 | 1993-11-05 | 株式会社アルメックス | 平板形状ワークの洗浄処理槽 |
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