JPS60108942A - メモリ装置 - Google Patents
メモリ装置Info
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- JPS60108942A JPS60108942A JP21718683A JP21718683A JPS60108942A JP S60108942 A JPS60108942 A JP S60108942A JP 21718683 A JP21718683 A JP 21718683A JP 21718683 A JP21718683 A JP 21718683A JP S60108942 A JPS60108942 A JP S60108942A
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- JP
- Japan
- Prior art keywords
- data
- circuit
- memory device
- address
- words
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ディジタル信号を記憶するメモリ装置に関
するものである。
するものである。
従来この種のディジクル信号を記憶するメモリ装置は、
パーソナルコンピュータ等の計算機、事務用電子機器及
び電子玩具等において幅広く使用されている。この様な
メモリ装置を用いる上記した各種機器において使用され
ている中央制御ユニツ）（ＣＰＵ）は、演算の高速化及
び高精度化のために、一度に取り扱うデータ幅は、１６
ｂｉｔ 、 ３２ｂｉｔ。
パーソナルコンピュータ等の計算機、事務用電子機器及
び電子玩具等において幅広く使用されている。この様な
メモリ装置を用いる上記した各種機器において使用され
ている中央制御ユニツ）（ＣＰＵ）は、演算の高速化及
び高精度化のために、一度に取り扱うデータ幅は、１６
ｂｉｔ 、 ３２ｂｉｔ。
・・・・・・と年々大きくなる吃のが利用されてき、て
いる。
いる。
ところが、１つのアドレスに対応するデータの幅が、Ｃ
ＰＵで取り扱うことができるデータ幅よりも小さいハー
ドウェア構成を持ったシステムも多くある。そして、こ
の様なシステムの場合、データバスの使用効率が良くな
く、データの転送速度の向上が望めないという不都合が
あった。
ＰＵで取り扱うことができるデータ幅よりも小さいハー
ドウェア構成を持ったシステムも多くある。そして、こ
の様なシステムの場合、データバスの使用効率が良くな
く、データの転送速度の向上が望めないという不都合が
あった。
第１図は従来のメモリ装置とシステムのデータバスの接
続関係を示す説明図である。第１図のものは、データ幅
がＮ ｇｐＩｌｂｘｔであるＣＰＵとＮ ＭＩＭｂｉｔ
（Ｎ ｅｐｔｌ ｂｉｔ ＞ ＮＭＥＭｂｉｔ ）で
あるメモリ装置を組み合わせた、従来のシステムのデー
タバスを示している。図に示す様に、１はデータ幅がＮ
ｅｐｕｂｉｔのＣＰＵであり、２はデータ幅がＮ ｅ
ｐＨｂｘｔのデータバスであり、３はデータ幅がＮ ｙ
ｗＭｂｉｔ （Ｎ ｃｐａｂｉｔ ＞ＮＭＥＭｂｉｔ
）のメモリ装置である。この様なデータ幅においては、
ＣＰＵＩが一度にメモリ装置３にアクセスできるデータ
幅は、メモリ装置３のデータ幅でらるＮＭｇＭｂｉｔに
より決められてしまう。
続関係を示す説明図である。第１図のものは、データ幅
がＮ ｇｐＩｌｂｘｔであるＣＰＵとＮ ＭＩＭｂｉｔ
（Ｎ ｅｐｔｌ ｂｉｔ ＞ ＮＭＥＭｂｉｔ ）で
あるメモリ装置を組み合わせた、従来のシステムのデー
タバスを示している。図に示す様に、１はデータ幅がＮ
ｅｐｕｂｉｔのＣＰＵであり、２はデータ幅がＮ ｅ
ｐＨｂｘｔのデータバスであり、３はデータ幅がＮ ｙ
ｗＭｂｉｔ （Ｎ ｃｐａｂｉｔ ＞ＮＭＥＭｂｉｔ
）のメモリ装置である。この様なデータ幅においては、
ＣＰＵＩが一度にメモリ装置３にアクセスできるデータ
幅は、メモリ装置３のデータ幅でらるＮＭｇＭｂｉｔに
より決められてしまう。
このため、ＣＰＵＩのデータ幅のＮ ６ｐ１１ ｂｉｊ
が大きくても、メモリ装置３のデータ幅のＮ ＭｇＭｂ
ｉ ｔによって、１回のアクセス可能なデータ幅は制限
されて、Ｎｃ、ｕｂｉｔ −ＮＭＥ、、ｂｔｔの差分は
常にむだになってしまい、ＣＰＵＩは何度もメモリ装置
３にアクセスする必要があり、この結果、ＣＰＵＩの処
理速度は遅くなる。また一方、メモリ装置３の１ワード
のデータ幅を大きくすると、１ワードのデータ中の１部
だけを書き替える必要のある場合には、対応する１ワー
ドをメモリ装置３から読み出して、ＣＰＵ１で必要な箇
所を書き替えてから、再度、メモリ装置３に書き込む方
法（リードモディファイライト）がとられるが、この場
合においてもＣＰＵＩの処理速度は遅くなる。
が大きくても、メモリ装置３のデータ幅のＮ ＭｇＭｂ
ｉ ｔによって、１回のアクセス可能なデータ幅は制限
されて、Ｎｃ、ｕｂｉｔ −ＮＭＥ、、ｂｔｔの差分は
常にむだになってしまい、ＣＰＵＩは何度もメモリ装置
３にアクセスする必要があり、この結果、ＣＰＵＩの処
理速度は遅くなる。また一方、メモリ装置３の１ワード
のデータ幅を大きくすると、１ワードのデータ中の１部
だけを書き替える必要のある場合には、対応する１ワー
ドをメモリ装置３から読み出して、ＣＰＵ１で必要な箇
所を書き替えてから、再度、メモリ装置３に書き込む方
法（リードモディファイライト）がとられるが、この場
合においてもＣＰＵＩの処理速度は遅くなる。
以上説明した様に、従来のメモリ装置３においては、１
ワードのデータ幅が大きくても小さくても、ＣＰＵＩの
処理速度は遅くなってしまう場合があるという欠点がめ
った。
ワードのデータ幅が大きくても小さくても、ＣＰＵＩの
処理速度は遅くなってしまう場合があるという欠点がめ
った。
この発明は、上記の様な従来のものの欠点を改善する目
的でなされたもので、メモリ装置に入出力されるデータ
幅がｎｂｉｔでありても、ＣＰＵのデータ幅であるＮｅ
ｐｕｂｉｔ （Ｎｅｐａ ’）ｉｔ ＝ ｋｎ 、 ｋ
＝ ｌ 。
的でなされたもので、メモリ装置に入出力されるデータ
幅がｎｂｉｔでありても、ＣＰＵのデータ幅であるＮｅ
ｐｕｂｉｔ （Ｎｅｐａ ’）ｉｔ ＝ ｋｎ 、 ｋ
＝ ｌ 。
２．３．・・・・・・ンまでのデータを、ＣＰＵが一度
にアクセスできる様な構成を有し、ＣＰＵの処理速度の
低下を防止して、ＣＰＵを交率良く運用できる様にした
メモリ装置を提供するものである。
にアクセスできる様な構成を有し、ＣＰＵの処理速度の
低下を防止して、ＣＰＵを交率良く運用できる様にした
メモリ装置を提供するものである。
以下、この発明の実施例を図について説明する。
第２図はこの発明の一実施例であるメモリ装置とシステ
ムのデータバスの接続関係を示す説明図で、第１図と同
一部分は同一符号を用いて表示してら抄、その詳細な説
明は省略する。図において、４−は１ワードのデータ幅
がｎ ｂｉｔのメモリ回路を備えるメモリ装置でらり、
５はメモリ装置４にＣＰＵＩがアクセスしているワード
数ｋを示す情報の情報経路でおり１．その他の構成は、
上記第１図に示されるものと同様に構成されている。た
だし、１≦に≦Ｎ ｅｐＩｌｂｌｔ７’ｎの関係にある
。
ムのデータバスの接続関係を示す説明図で、第１図と同
一部分は同一符号を用いて表示してら抄、その詳細な説
明は省略する。図において、４−は１ワードのデータ幅
がｎ ｂｉｔのメモリ回路を備えるメモリ装置でらり、
５はメモリ装置４にＣＰＵＩがアクセスしているワード
数ｋを示す情報の情報経路でおり１．その他の構成は、
上記第１図に示されるものと同様に構成されている。た
だし、１≦に≦Ｎ ｅｐＩｌｂｌｔ７’ｎの関係にある
。
第３図は、第２図のメモリ装置の構成を示す７゜ロック
構成図でおる。図に示す様に、６はデータ幅がｎｂｉｔ
のメモリ回路であや、７はメモリ回路６゛ とシステム
のデータバス２との間にあって、アクセスされるデータ
の振ね分け、並べ替えを行うデータ選択回路である。８
はメモリ枠型４がアクセスされた時に、メモリ回路６に
対してアドレスを発生するアドレスカウント回路で１１
）、９！′：１メモリ装置４がアクセスされた時に、ア
クセスされたワードｔｉｋをカウントするワードカウン
ト回路でおり、１０はアドレスとデータを対応させた９
、データの読み書きの開始及び終了の制御を行ったりす
るデータ入出力コントロール回路でおる。
構成図でおる。図に示す様に、６はデータ幅がｎｂｉｔ
のメモリ回路であや、７はメモリ回路６゛ とシステム
のデータバス２との間にあって、アクセスされるデータ
の振ね分け、並べ替えを行うデータ選択回路である。８
はメモリ枠型４がアクセスされた時に、メモリ回路６に
対してアドレスを発生するアドレスカウント回路で１１
）、９！′：１メモリ装置４がアクセスされた時に、ア
クセスされたワードｔｉｋをカウントするワードカウン
ト回路でおり、１０はアドレスとデータを対応させた９
、データの読み書きの開始及び終了の制御を行ったりす
るデータ入出力コントロール回路でおる。
第４図は、第３図のメモリ回路におけるデータ分割の一
例を示す図、第５図は、第３図のメモリ回路におけるア
ドレスとデータとの対応関係を示す図である。第４図に
示す様に、ＣＰＵＩからアクセスされるデータＤのデー
タ幅はｋｎｂｉｔでちゃ、アドレスはＡである。また、
第４図に示すデータＤは、ＬＳＢからＭＳＢまでｎ ｂ
ｉｔずつのに個のデータｄｏ 、 ｄｌ’ｌ・・・・・
・ｃｔｋ−ｔに分割する。そして、これら′のに個の各
データは、第５図に示す様に、それぞれに個のアドレス
に対応させる様にしている。
例を示す図、第５図は、第３図のメモリ回路におけるア
ドレスとデータとの対応関係を示す図である。第４図に
示す様に、ＣＰＵＩからアクセスされるデータＤのデー
タ幅はｋｎｂｉｔでちゃ、アドレスはＡである。また、
第４図に示すデータＤは、ＬＳＢからＭＳＢまでｎ ｂ
ｉｔずつのに個のデータｄｏ 、 ｄｌ’ｌ・・・・・
・ｃｔｋ−ｔに分割する。そして、これら′のに個の各
データは、第５図に示す様に、それぞれに個のアドレス
に対応させる様にしている。
さて、第４図及び第５図に示したデータＤ、アドレスＡ
、ワード数ｋが与えられる時に、第３図に示すメモリ回
路６へのデータの書き込み動作について説明する。ＣＰ
ＵＩからのデータの書き込み命令によって、データ選択
回路７．アドレスカウント回路８及びワードカウント回
路９は、それぞれデータＤ、アドレスＡ及びワード数ｋ
を入力して、データ入出力コントロール回路１０の指示
により、最初にメモリ回路６には、第４図に示した様に
データａＯ及びアドレスＡが与えられて、データ入出力
コントロール回路１０から書き込み命令が与えられる。
、ワード数ｋが与えられる時に、第３図に示すメモリ回
路６へのデータの書き込み動作について説明する。ＣＰ
ＵＩからのデータの書き込み命令によって、データ選択
回路７．アドレスカウント回路８及びワードカウント回
路９は、それぞれデータＤ、アドレスＡ及びワード数ｋ
を入力して、データ入出力コントロール回路１０の指示
により、最初にメモリ回路６には、第４図に示した様に
データａＯ及びアドレスＡが与えられて、データ入出力
コントロール回路１０から書き込み命令が与えられる。
メモリ回路６に１つのデータの書き込めが終了すると、
データ入出力コントロール回路１０は、アドレスカウン
ト回路８に対してはインクリメント用クロックを発生し
、また、ワードカウント回路９に対してはデクリメント
用クロックを発生する。次いで、ワードカウント回路９
の中のワード数ｋが０でなければ、データ入出力コント
ロール回路１０の指示により、メモリ回路６にはデー、
りｄｌ及びアドレスＡ＋１が与えられて、データ入出力
コントロール回路１０から書き込み命令が与えられる。
データ入出力コントロール回路１０は、アドレスカウン
ト回路８に対してはインクリメント用クロックを発生し
、また、ワードカウント回路９に対してはデクリメント
用クロックを発生する。次いで、ワードカウント回路９
の中のワード数ｋが０でなければ、データ入出力コント
ロール回路１０の指示により、メモリ回路６にはデー、
りｄｌ及びアドレスＡ＋１が与えられて、データ入出力
コントロール回路１０から書き込み命令が与えられる。
書き込み終了後には、また、上記した様な動作が、ワー
ドカウント回路９の中のワード数ｋがＯに−なるまで繰
り返えされる。
ドカウント回路９の中のワード数ｋがＯに−なるまで繰
り返えされる。
次に、第４図及び第５図に示したデータＡ、ワード数ｋ
が与えられている時に、第３図に示すメモリ回路６から
データＤを読み出す動作について説明する。ＣＰＵＩか
らのデータの読み出し命令によって、アドレスカウント
回路８及びワードカウント回路９はそれぞれアドレスＡ
及びワード数ｋを入力して、データ入出力コントロール
回路１０の指示により、最初に゛メモリ回路６にはアド
レスＡが与えられて、メモリ回路６から出力されるアド
レスＡに対応するデータを、データｄｋ−１としてデー
タ選択回路７に一時的に蓄積する。そして、データの書
き込みの時と同様に、データ入出力コントロール回路１
０から、アドレスカウント回路８にはインクリメント用
クロックが、また、ワードカウント回路９にはデクリメ
ント用クロックがそれぞれ出力されて、アドレスカウン
ト回路８ではアドレスＡがインクリメントされ、ワード
カウント回路９ではワード数ｋがデクリメントされる。
が与えられている時に、第３図に示すメモリ回路６から
データＤを読み出す動作について説明する。ＣＰＵＩか
らのデータの読み出し命令によって、アドレスカウント
回路８及びワードカウント回路９はそれぞれアドレスＡ
及びワード数ｋを入力して、データ入出力コントロール
回路１０の指示により、最初に゛メモリ回路６にはアド
レスＡが与えられて、メモリ回路６から出力されるアド
レスＡに対応するデータを、データｄｋ−１としてデー
タ選択回路７に一時的に蓄積する。そして、データの書
き込みの時と同様に、データ入出力コントロール回路１
０から、アドレスカウント回路８にはインクリメント用
クロックが、また、ワードカウント回路９にはデクリメ
ント用クロックがそれぞれ出力されて、アドレスカウン
ト回路８ではアドレスＡがインクリメントされ、ワード
カウント回路９ではワード数ｋがデクリメントされる。
次いで、ワードカウント回路９の中のワード数ｋが０で
なければ、データ入出力コントロール１０の指示により
、メモリ回路６にアドレスＡ＋１が与えられて、メモリ
回路６から出力されるアドレスＡ＋１に対応するデータ
を、データｄｋ−２としてデータ選択回路７に一時的に
蓄積する。そして、上記した様な動作が、ワードカウン
ト回路８の中のワード数ｋがＯになるまで繰り返えされ
る。
なければ、データ入出力コントロール１０の指示により
、メモリ回路６にアドレスＡ＋１が与えられて、メモリ
回路６から出力されるアドレスＡ＋１に対応するデータ
を、データｄｋ−２としてデータ選択回路７に一時的に
蓄積する。そして、上記した様な動作が、ワードカウン
ト回路８の中のワード数ｋがＯになるまで繰り返えされ
る。
゛以上はメモリ装置４の内部についての動作を説明した
ものであるが、次いで、メモリ装置４とｃｐｕｌとのイ
ンタフェースについて簡単に説明する。メモリ装置４へ
のデータの書き込みでは、メモリ装置４のデータ選択回
路７に書き込むべきデータを一時的に蓄積する様にする
と、ＣＰＵＩはメモリ装置４の書き込み時間に依存する
ことなくＣＰＵＩの時間で実行される。メモリ装置４か
らデータを読み出す場合には、ワード数にのデータが全
部そろうまでｃｐｕｌを待たせる必要がある。
ものであるが、次いで、メモリ装置４とｃｐｕｌとのイ
ンタフェースについて簡単に説明する。メモリ装置４へ
のデータの書き込みでは、メモリ装置４のデータ選択回
路７に書き込むべきデータを一時的に蓄積する様にする
と、ＣＰＵＩはメモリ装置４の書き込み時間に依存する
ことなくＣＰＵＩの時間で実行される。メモリ装置４か
らデータを読み出す場合には、ワード数にのデータが全
部そろうまでｃｐｕｌを待たせる必要がある。
なお、上記実施例では、データＤを分割したデータ群（
ｄｏ、ｄｘ、・・・・・・ｄｋ−ｔ）とアドレスＡとの
対応を、第５図に示した様に設定したが、データ群とア
ドレスとの対応は、そのメモリ装置４０目的によってど
の様な対応関係にしても良い。すなわち、第５図に示し
た実施例の他の実施例として、第６図（ａ） Ｋ示した
様なデータ群とアドレスとの対応を行うためには、第３
図に示したアドレスカウント回路８はダウンカウントと
なる。また、第６図（ｂ）に示した様なデータ群とアド
レスとの対応を行うためＫは、第３図に示したアドレス
カウント回路８は、１クロツクでアドレスを２つずクイ
ツクリメンートするカウント回路でおった抄、又は演算
器となる。
ｄｏ、ｄｘ、・・・・・・ｄｋ−ｔ）とアドレスＡとの
対応を、第５図に示した様に設定したが、データ群とア
ドレスとの対応は、そのメモリ装置４０目的によってど
の様な対応関係にしても良い。すなわち、第５図に示し
た実施例の他の実施例として、第６図（ａ） Ｋ示した
様なデータ群とアドレスとの対応を行うためには、第３
図に示したアドレスカウント回路８はダウンカウントと
なる。また、第６図（ｂ）に示した様なデータ群とアド
レスとの対応を行うためＫは、第３図に示したアドレス
カウント回路８は、１クロツクでアドレスを２つずクイ
ツクリメンートするカウント回路でおった抄、又は演算
器となる。
また、上記実施例では、第２図に示す様なメモリ装置４
とシステムのデータバス２の接続関係において、ＣＰＵ
Ｉによってアクセスするワード数ｋを示す情報を、情報
経路５を通してメモリ装置４に５伝達する様にしている
−が、このワード数ｋを示す情報をデータバス２を通す
様にしても良い。
とシステムのデータバス２の接続関係において、ＣＰＵ
Ｉによってアクセスするワード数ｋを示す情報を、情報
経路５を通してメモリ装置４に５伝達する様にしている
−が、このワード数ｋを示す情報をデータバス２を通す
様にしても良い。
また、上記実施例では、メモリ装置４のアクセス方法は
、書き込み時には、書き込むデータを第３図に示したデ
ータ選択回路７に一時蓄積する方法を用いたが、上記の
書−き込むデータをデータ選択回路７に蓄積せずに、メ
モリ回路６にすべてのデータが書き終るまでｃｒｔｙｔ
ｔ持たせておいても良い。この様にすると、ＣＰＵＩの
処理速度は、上記説明した場合のアクセス方法に比べて
遅くなるが、データ選択回路７を簡略化できる効果があ
る。
、書き込み時には、書き込むデータを第３図に示したデ
ータ選択回路７に一時蓄積する方法を用いたが、上記の
書−き込むデータをデータ選択回路７に蓄積せずに、メ
モリ回路６にすべてのデータが書き終るまでｃｒｔｙｔ
ｔ持たせておいても良い。この様にすると、ＣＰＵＩの
処理速度は、上記説明した場合のアクセス方法に比べて
遅くなるが、データ選択回路７を簡略化できる効果があ
る。
また、データを読み出す時には、上記説明したアクセス
方法では、必要なデータがメモリ回路６からすべて読み
出されるまでＣＰＵＩを待たせておくが、これを、ｃｒ
ｔｒｌからデータの読み出し命令を受けた時、一度ｃｐ
ｔｒｉを解放して、データがデータ選択回路７にそろっ
てからＣＰＵＩがデータを取り込む様にしても良い。こ
の様にすると、ＣＰＵＩを待たせることがないので、デ
ータの読み出しの際においても、ＣＰＵＩの処理速度を
遅くしない効果がるる。
方法では、必要なデータがメモリ回路６からすべて読み
出されるまでＣＰＵＩを待たせておくが、これを、ｃｒ
ｔｒｌからデータの読み出し命令を受けた時、一度ｃｐ
ｔｒｉを解放して、データがデータ選択回路７にそろっ
てからＣＰＵＩがデータを取り込む様にしても良い。こ
の様にすると、ＣＰＵＩを待たせることがないので、デ
ータの読み出しの際においても、ＣＰＵＩの処理速度を
遅くしない効果がるる。
〔発明の効果〕
この発明は以上説明した様に、アドレス八に対応して入
出力するデータＤのデータ幅がＮｂ１ｔ （Ｎ＝ ｋｎ
、ｋ ＝ １ 、 ２ 、 ３ Ｈ−・・）である時、
アドレスＡとｋを示す情報により、データＤをｎｂｉｔ
ずつに個のデータ群（ｄｏ、ｄｌ、・・・・・・ｄｃ−
１）に分割し、かつアドレスＡをデータ群のそれぞれに
対応付ける様なに個のアドレス群（Ａ、、Ａ、、・・・
・・−Ａｋ−１）を発生させ、データ群とアドレス群な
対応させる様に構成したので、１ワードがｎｂｉｔ （
ｎ ＝ １１２＋３、・・・・・・）でおるメモリ回路
を具備するメモリ装置において、一度にアクセスできる
ワードｉｋを小さいワード数から大きいワード数に可変
できる＊Ｋしたため、ＣＰＵからのアクセス要求が非常
に効率良く行われて、１ワードのピッ） （ｂＨ）数の
大きいＣＰＵを用いても、その特徴を生かしてＣＰＵを
極めて効率良く運用することができるという優れた効果
を奏するものである。
出力するデータＤのデータ幅がＮｂ１ｔ （Ｎ＝ ｋｎ
、ｋ ＝ １ 、 ２ 、 ３ Ｈ−・・）である時、
アドレスＡとｋを示す情報により、データＤをｎｂｉｔ
ずつに個のデータ群（ｄｏ、ｄｌ、・・・・・・ｄｃ−
１）に分割し、かつアドレスＡをデータ群のそれぞれに
対応付ける様なに個のアドレス群（Ａ、、Ａ、、・・・
・・−Ａｋ−１）を発生させ、データ群とアドレス群な
対応させる様に構成したので、１ワードがｎｂｉｔ （
ｎ ＝ １１２＋３、・・・・・・）でおるメモリ回路
を具備するメモリ装置において、一度にアクセスできる
ワードｉｋを小さいワード数から大きいワード数に可変
できる＊Ｋしたため、ＣＰＵからのアクセス要求が非常
に効率良く行われて、１ワードのピッ） （ｂＨ）数の
大きいＣＰＵを用いても、その特徴を生かしてＣＰＵを
極めて効率良く運用することができるという優れた効果
を奏するものである。
第１図は従来のメモリ装置とシステムのデータバスの接
続関係を示す説明図、第２図はこの発明の一実施例であ
るメモリ装置とシステムのデータバスの接続関係を示す
説明図、第３図は、第２図のメモリ装置の構成を示すブ
ロック構成図、第４図は、第３図のメモリ回路における
データ分割の一例を示す図、第５図は、第３図のメモリ
回路におけるアドレスとデータとの対応関係を示す図、
第６図（ａ）及び（ｂ）は、それぞれこの発明の他の実
施例であるメモリ装置のメモリ回路におけるアドレスと
データとの対応関係を示す図である。 図において、１・・・中央制御ユニツ） （ＣＰＵ）、
２・・・データバス、３，４・・・メモリ装置、５・・
・情報経路、６・・・メモリ回路、７・・・データ選択
回路、８・・・アドレスカウント回路、９・・・ワード
カウント回路、１０・・・データ入出力コントロール回
路でらる。 なお、各図中、同一符号は同一、又は相当部分を示す。 代理人 大岩増雄 第１図 第２図 第３図 第４図 テ゛−夕 Ｄ 第５図 第６図 （ａ） （ｂ） 手続補正音（自発） １．事件の表示 特願昭５８−２１７１８６号２、発明
の名称 メモリ装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名 称
（６０１）三菱電機株式会社 代表者片山仁八部 ４、代理人 ５、補正の対象 明細書の「発明の詳細な説明」の欄。 ６、補正の内容 （１）明細書第４頁第１０行目及び第１１頁第１１行目
の 。 ｒ２ 、３ 、・・・）」を−ｒ２，３．・・・、ｎ＝
ｌ、２゜３、・・・）」と補正する。 （２）同書第５頁第５行目の［ｋ≦Ｎｃｐｕｂｉ ｔ／
ｎ Ｊを。 ［ｋ≦Ｎ ｃｐｕ／ｎ ｂ ｔ ｔ Ｊ と補正する。 （３）同書第６頁第５行目の「Ｄは、」を、「Ｄを、」
と補正する。 （４）同書第７頁第５行目の「発生する。」を。 「発生し、データ選択回路７に対しては選択すべきデー
タを指示する。」と補正する。
続関係を示す説明図、第２図はこの発明の一実施例であ
るメモリ装置とシステムのデータバスの接続関係を示す
説明図、第３図は、第２図のメモリ装置の構成を示すブ
ロック構成図、第４図は、第３図のメモリ回路における
データ分割の一例を示す図、第５図は、第３図のメモリ
回路におけるアドレスとデータとの対応関係を示す図、
第６図（ａ）及び（ｂ）は、それぞれこの発明の他の実
施例であるメモリ装置のメモリ回路におけるアドレスと
データとの対応関係を示す図である。 図において、１・・・中央制御ユニツ） （ＣＰＵ）、
２・・・データバス、３，４・・・メモリ装置、５・・
・情報経路、６・・・メモリ回路、７・・・データ選択
回路、８・・・アドレスカウント回路、９・・・ワード
カウント回路、１０・・・データ入出力コントロール回
路でらる。 なお、各図中、同一符号は同一、又は相当部分を示す。 代理人 大岩増雄 第１図 第２図 第３図 第４図 テ゛−夕 Ｄ 第５図 第６図 （ａ） （ｂ） 手続補正音（自発） １．事件の表示 特願昭５８−２１７１８６号２、発明
の名称 メモリ装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名 称
（６０１）三菱電機株式会社 代表者片山仁八部 ４、代理人 ５、補正の対象 明細書の「発明の詳細な説明」の欄。 ６、補正の内容 （１）明細書第４頁第１０行目及び第１１頁第１１行目
の 。 ｒ２ 、３ 、・・・）」を−ｒ２，３．・・・、ｎ＝
ｌ、２゜３、・・・）」と補正する。 （２）同書第５頁第５行目の［ｋ≦Ｎｃｐｕｂｉ ｔ／
ｎ Ｊを。 ［ｋ≦Ｎ ｃｐｕ／ｎ ｂ ｔ ｔ Ｊ と補正する。 （３）同書第６頁第５行目の「Ｄは、」を、「Ｄを、」
と補正する。 （４）同書第７頁第５行目の「発生する。」を。 「発生し、データ選択回路７に対しては選択すべきデー
タを指示する。」と補正する。
Claims (1)
- 【特許請求の範囲】 １つのアドレスに対応するｌワードのデータ幅がｎｂｉ
ｔ （ｎ ＝１ ｔ ２ ｙ ３ ｓ 川＝・）である
メモリ回路を具備するメモリ装置において、アドレスＡ
に対応して入出力するデータＤのデータ幅がＮｂ１ｔ（
Ｎ＝ｋｎｙｋ＝１＋ ２，３ｖ−・曲）である時、前記
アドレスＡとｋを示す情報により、前記データＤをｎ
ｂｉｔずつのに個のデータ群（ｄｏ Ｈｄｔ １−−ｄ
ｋ−ｔ ）に分割し、かつ前記アドレスＡを前記データ
群のそれぞれに対応付ける様なに個のアドレス群（Ａ、
。 Ａ！、・・・・・・Ａｋ−１）を発生させる手段を備え
て成ることを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21718683A JPS60108942A (ja) | 1983-11-18 | 1983-11-18 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21718683A JPS60108942A (ja) | 1983-11-18 | 1983-11-18 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60108942A true JPS60108942A (ja) | 1985-06-14 |
Family
ID=16700207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21718683A Pending JPS60108942A (ja) | 1983-11-18 | 1983-11-18 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60108942A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63746A (ja) * | 1986-06-20 | 1988-01-05 | Fujitsu Ltd | メモリアクセス方式 |
-
1983
- 1983-11-18 JP JP21718683A patent/JPS60108942A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63746A (ja) * | 1986-06-20 | 1988-01-05 | Fujitsu Ltd | メモリアクセス方式 |
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