JPS60111451A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPS60111451A JPS60111451A JP58219055A JP21905583A JPS60111451A JP S60111451 A JPS60111451 A JP S60111451A JP 58219055 A JP58219055 A JP 58219055A JP 21905583 A JP21905583 A JP 21905583A JP S60111451 A JPS60111451 A JP S60111451A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- substrate
- metal silicide
- tasix
- ta2o5
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
Landscapes
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、キャノｆシタ用誘電体を改良した半導体装置
及びその製造方法に関する。
及びその製造方法に関する。
周知の如く、半導体装置例えばダイナミックＲＡ Ｍ
（ｄＲＡＭ）の集積化は、現在２５６にビットを実現さ
れるまで進み、この高集積化によりキャパシタの面積は
必然的に縮小されている。
（ｄＲＡＭ）の集積化は、現在２５６にビットを実現さ
れるまで進み、この高集積化によりキャパシタの面積は
必然的に縮小されている。
ところで、キャパシタ容量Ｃ８は、下地層となる半導体
基板との容量を無視した場合、以下の式により決定され
る。
基板との容量を無視した場合、以下の式により決定され
る。
なお、式（１）において、εは誘電率を、Ｓはキヤ・母
シタ面積を、ｄは誘電体膜厚を夫々示す。
シタ面積を、ｄは誘電体膜厚を夫々示す。
同式において、キャパシタ容量を大きくするには、第１
の手段として誘電体膜厚ｄを薄くすることが考えられる
。これについては、膜形成の改良などによりかなりの薄
膜化が可能となっている。例えば、２５６ ＲＡＭにお
いて、Ｓ ｉ Ｏ，でｔ ＝ ２００〜２５０Ａの膜厚
となっている。しかしながら、５１０２の場合、誘電率
が３．９と低く、また膜厚的にも耐圧の観点からみると
、〜１００Ａが限界と考えられている。また第２の手段
として、Ｓｉ３Ｎ４． Ｔａ、Ｏ，等の高誘電率の誘電
体の使用が考えられる。しかしながら、これらの誘電体
は、プロセス的、信頼性的にも実用の域に達していない
。なお、最近、Ｔａをスパッタ法により形成して’ｒａ
２ｏ、を誘電体と使用する報告が数件なされているが、
耐圧、リーク特性の面において不十分な特性となってい
る。更に、第３の手段として、キャノ４シタ面積を大き
くすることが考えられるが、素子の高集積化に適さない
。
の手段として誘電体膜厚ｄを薄くすることが考えられる
。これについては、膜形成の改良などによりかなりの薄
膜化が可能となっている。例えば、２５６ ＲＡＭにお
いて、Ｓ ｉ Ｏ，でｔ ＝ ２００〜２５０Ａの膜厚
となっている。しかしながら、５１０２の場合、誘電率
が３．９と低く、また膜厚的にも耐圧の観点からみると
、〜１００Ａが限界と考えられている。また第２の手段
として、Ｓｉ３Ｎ４． Ｔａ、Ｏ，等の高誘電率の誘電
体の使用が考えられる。しかしながら、これらの誘電体
は、プロセス的、信頼性的にも実用の域に達していない
。なお、最近、Ｔａをスパッタ法により形成して’ｒａ
２ｏ、を誘電体と使用する報告が数件なされているが、
耐圧、リーク特性の面において不十分な特性となってい
る。更に、第３の手段として、キャノ４シタ面積を大き
くすることが考えられるが、素子の高集積化に適さない
。
本発明は、上記事情に鑑みてなされたもので、キャノ９
シタ容量を増して耐圧、リーク特性を向上した半導体装
置及びその製造方法を提供することを目的とするもので
ある。
シタ容量を増して耐圧、リーク特性を向上した半導体装
置及びその製造方法を提供することを目的とするもので
ある。
本願第１の発明は、半導体基板上に金属ケイ化物層の酸
化により得られる酸化物層を形成し、更にこの酸化物層
上に電極を形成した構造とすることによって、耐圧、リ
ーク特性の向上を図ったことを骨子とする。
化により得られる酸化物層を形成し、更にこの酸化物層
上に電極を形成した構造とすることによって、耐圧、リ
ーク特性の向上を図ったことを骨子とする。
本願第２の発明は、半導体基板上に金属ケイ化物層を形
成した後、この金属ケイ化物層を酸化して酸化物層を形
成し、しかる後この酸化物層上に電極を形成することに
よって、本願第１の発明と同様な効果を得るものである
。
成した後、この金属ケイ化物層を酸化して酸化物層を形
成し、しかる後この酸化物層上に電極を形成することに
よって、本願第１の発明と同様な効果を得るものである
。
以下、本発明を図を参照して説明する。
まず、表面の結晶方位（１ｏｏ）のシリコン基板１１上
に、金属ケイ化物層として例えばＴａＳｉｘ調整可能で
ある。つづいて、１０００℃の高温にて酸化を行なった
。その結果、Ｔａ５ｉＸ層１２は、２ＴａＳｉｘ十ｙ０
２＝ Ｔａ２０５＋ｚＳｉＱ□となり、基板１１上にＳ
ｉＯ２層１３ 、Ｔａ２０ａ層１４が夫々形成された（
第１図（ｂ）図示）。次いで、Ｔａ、Ｏ，層１４上にＡ
Ｉ又はＰ型不純物をドープした多結晶シリコン層を蒸着
した後、・臂ターニングして電極１５を形成した（第１
図（ｅ）図示）。
に、金属ケイ化物層として例えばＴａＳｉｘ調整可能で
ある。つづいて、１０００℃の高温にて酸化を行なった
。その結果、Ｔａ５ｉＸ層１２は、２ＴａＳｉｘ十ｙ０
２＝ Ｔａ２０５＋ｚＳｉＱ□となり、基板１１上にＳ
ｉＯ２層１３ 、Ｔａ２０ａ層１４が夫々形成された（
第１図（ｂ）図示）。次いで、Ｔａ、Ｏ，層１４上にＡ
Ｉ又はＰ型不純物をドープした多結晶シリコン層を蒸着
した後、・臂ターニングして電極１５を形成した（第１
図（ｅ）図示）。
本発明に係る半導体装置は、第１図（ｅ）に示す如く、
シリコン基板１１上にＳｉＯ２層１３、Ｔａ２Ｏ，層１
４を順次形成し、この’ｒａ、ｏ、層１４上に層積４上
を形成した構瀝となっている。
シリコン基板１１上にＳｉＯ２層１３、Ｔａ２Ｏ，層１
４を順次形成し、この’ｒａ、ｏ、層１４上に層積４上
を形成した構瀝となっている。
しかして、本発明によれば、基板１１上にＴａ５ｉＸ層
１２を形成した後、高温で酸化することにより基板１１
上に８１０２層１３、’ｒａ、ｏ。
１２を形成した後、高温で酸化することにより基板１１
上に８１０２層１３、’ｒａ、ｏ。
層１４を夫々形成し、しかる後’ｒａ２ｏ。層１４上に
電極１５を形成することにより、第１図（ｅ）のような
構造を有している。従って、基板１１界面の膜質が良好
となり、リーク特性、耐圧の改善を達成することができ
る。以下、これについて詳述する。第１〜図（ｃ）にお
いて、誘電体を形成する’ｒａ、ｏ、層１４、ｓ ｉｏ
ｘ層１３の夫ｋＦ）膜厚なｊｌ＋ｔｌ！、夫々の宕量を
Ｃ１、Ｃ２と仮定すると、トータル誘電率Ｃは、 となる３、式（２）において、ｔＩｐｔ２の比は各々誘
電体の密度、分子量と反応式によりめることが可能であ
る。ここで、第１表に示すＴａ、０．。
電極１５を形成することにより、第１図（ｅ）のような
構造を有している。従って、基板１１界面の膜質が良好
となり、リーク特性、耐圧の改善を達成することができ
る。以下、これについて詳述する。第１〜図（ｃ）にお
いて、誘電体を形成する’ｒａ、ｏ、層１４、ｓ ｉｏ
ｘ層１３の夫ｋＦ）膜厚なｊｌ＋ｔｌ！、夫々の宕量を
Ｃ１、Ｃ２と仮定すると、トータル誘電率Ｃは、 となる３、式（２）において、ｔＩｐｔ２の比は各々誘
電体の密度、分子量と反応式によりめることが可能であ
る。ここで、第１表に示すＴａ、０．。
５ｉｏ２層の密度〜誘電率の値をもとに、Ｔａ５ｉｚの
組成比又と２層のトータル誘電率、第２図に示すように
なる。
組成比又と２層のトータル誘電率、第２図に示すように
なる。
第 １ 表
同図により、Ｘ＝０即ちＴａのみ蒸着したときの誘電率
は２８となって、’ｒａｔｏａと一致し、まｆｃ ｘ
＝勾でＳｉＯ２の誘電率は３．９とはソ等しく、その間
任意の値を得ることを確認できる。即ち、誘電率を任意
の値にすることによってキャパシタ容量を増すことがで
きるとともに、基板１ノの界面が５ｉｏ２層１３となる
ため耐圧、リーク特性を向上できる。
は２８となって、’ｒａｔｏａと一致し、まｆｃ ｘ
＝勾でＳｉＯ２の誘電率は３．９とはソ等しく、その間
任意の値を得ることを確認できる。即ち、誘電率を任意
の値にすることによってキャパシタ容量を増すことがで
きるとともに、基板１ノの界面が５ｉｏ２層１３となる
ため耐圧、リーク特性を向上できる。
なお、上記実施例では、酸化処理を高温（１０００℃）
で行なった場合について述べたが、これに限らず、６０
０〜９００℃の低温で酸化を行なってもよい。この場合
、第３図に示す如く、シリコン基板１ノ上に５ｉｎ２と
Ｔ ｊＬｌ ｏ、との混合物層１６が形成される。なお
、容量計算は、上記実施例の考えを適用できる。また、
上記実施例では、基板１１上にＴａ５ｉＸ層１２を蒸着
した後、酸化処理を施して基板１１上に５１０２層、’
ｒａ２ｏ、層１４を夫層形４したが、これに限らず、上
記温度範囲で長時間酸化処理を行なって第４図に示す如
く、基板１１上に薄いＳ １０２層１７、及びＳｉｎ、
層と’ｒａ、ｏ、との混合物層１８を形成してもよい。
で行なった場合について述べたが、これに限らず、６０
０〜９００℃の低温で酸化を行なってもよい。この場合
、第３図に示す如く、シリコン基板１ノ上に５ｉｎ２と
Ｔ ｊＬｌ ｏ、との混合物層１６が形成される。なお
、容量計算は、上記実施例の考えを適用できる。また、
上記実施例では、基板１１上にＴａ５ｉＸ層１２を蒸着
した後、酸化処理を施して基板１１上に５１０２層、’
ｒａ２ｏ、層１４を夫層形４したが、これに限らず、上
記温度範囲で長時間酸化処理を行なって第４図に示す如
く、基板１１上に薄いＳ １０２層１７、及びＳｉｎ、
層と’ｒａ、ｏ、との混合物層１８を形成してもよい。
かかる場合、第２図の関係を維持できる。なお、第Ｓ図
は、Ｔａ５ｉＸを９００℃で１５分酸化処理を施したと
きのオージェ分析の特性図を示す。同図により、酸化初
期にＴａが析出していることが確認できるが、更に１５
分はどの酸化処理によって析出したＴａを完全に酸化し
てＴ ａ２０．とし、Ｔａ、Ｏ，とＳ ｉ Ｏ２の混合
絶縁体を形成できた。
は、Ｔａ５ｉＸを９００℃で１５分酸化処理を施したと
きのオージェ分析の特性図を示す。同図により、酸化初
期にＴａが析出していることが確認できるが、更に１５
分はどの酸化処理によって析出したＴａを完全に酸化し
てＴ ａ２０．とし、Ｔａ、Ｏ，とＳ ｉ Ｏ２の混合
絶縁体を形成できた。
また、上記実施例では、金属ケイ化物層としてＴａ５ｉ
ｚ層を用いたが、これに限らず、例えばＴｔＳｉ、を用
いてもよい。
ｚ層を用いたが、これに限らず、例えばＴｔＳｉ、を用
いてもよい。
以上詳述した如く本発明によれば、耐圧、リーク特性を
向上し得る半導体装置及びその製造方法を提供できるも
のである。
向上し得る半導体装置及びその製造方法を提供できるも
のである。
第１図（ａ）〜（ｃｌは本発明の一実施例に係わる半導
体装置の製造方法を工程順に示す断面図、第２図は本発
明に係わる’ｐａＳｉの組成比と誘電率との関係を示す
特性図、第３図は低温酸化後のシリコン基板の断面図、
第４図は低温長時間酸化後のシリコン基板の断面図、第
５図はＴ ａ Ｓ １ ｚを酸化した時のオージェ分析
を示す特性図である。 １１・・・シリコン基板、１２・・・’ｌ’ａｓ ｉ
ｘ層（金属ケイ化物層）、１３．１７・・・ＳｉＯ，層
、１４・・・Ｔａ０層、１５ ・・・電極、１６ 、１
８−８１０．と’ｌ’ａ２０５との混合物層。 出願人代理人 弁理士 鈴 江 武 彦ｔｌｌｌｌｌＪ 第２図 、 １３′。 １Ｊ５ＷＡ ７゜し＝ｑＴ 、粗Ａｎ二
体装置の製造方法を工程順に示す断面図、第２図は本発
明に係わる’ｐａＳｉの組成比と誘電率との関係を示す
特性図、第３図は低温酸化後のシリコン基板の断面図、
第４図は低温長時間酸化後のシリコン基板の断面図、第
５図はＴ ａ Ｓ １ ｚを酸化した時のオージェ分析
を示す特性図である。 １１・・・シリコン基板、１２・・・’ｌ’ａｓ ｉ
ｘ層（金属ケイ化物層）、１３．１７・・・ＳｉＯ，層
、１４・・・Ｔａ０層、１５ ・・・電極、１６ 、１
８−８１０．と’ｌ’ａ２０５との混合物層。 出願人代理人 弁理士 鈴 江 武 彦ｔｌｌｌｌｌＪ 第２図 、 １３′。 １Ｊ５ＷＡ ７゜し＝ｑＴ 、粗Ａｎ二
Claims (4)
- （１）半導体基板と、この基板上に形蕨され金属ケイ化
物層の酸化により得られる酸化物層と、この酸化物層上
に形成された電極とを具備することを特徴とする半導体
装置。 - （２）金属ケイ化物層として’ｌ’ａｇ Ｓ ｉｓ層を
用いることを特徴とする特許請求の範囲第１項記載の半
導体装置ｂ - （３）半導体基板上に金属ケイ化物層を形成する工程と
、この金属ケイ化物層を酸化して酸化物層を形成する工
程と、この酸化物層上に電極を形成する工程とを具備す
ることを特徴とする半導体装置の製造方法。 - （４）半導体基板上に薄い酸化膜を形成した後、金属ケ
イ化物層を形成することを特徴とする特許請求の範囲第
３項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58219055A JPS60111451A (ja) | 1983-11-21 | 1983-11-21 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58219055A JPS60111451A (ja) | 1983-11-21 | 1983-11-21 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60111451A true JPS60111451A (ja) | 1985-06-17 |
Family
ID=16729554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58219055A Pending JPS60111451A (ja) | 1983-11-21 | 1983-11-21 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60111451A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56147470A (en) * | 1980-04-17 | 1981-11-16 | Nec Corp | Semiconductor device |
| JPS5810852A (ja) * | 1981-07-10 | 1983-01-21 | Fujitsu Ltd | 半導体装置 |
-
1983
- 1983-11-21 JP JP58219055A patent/JPS60111451A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56147470A (en) * | 1980-04-17 | 1981-11-16 | Nec Corp | Semiconductor device |
| JPS5810852A (ja) * | 1981-07-10 | 1983-01-21 | Fujitsu Ltd | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4432035A (en) | Method of making high dielectric constant insulators and capacitors using same | |
| US4464701A (en) | Process for making high dielectric constant nitride based materials and devices using the same | |
| JPS60153158A (ja) | キャパシタ誘電体膜の製造方法 | |
| JPH04279053A (ja) | 高値タンタル酸化物コンデンサ | |
| KR970018493A (ko) | 반도체 장치의 커패시터 제작방법 | |
| JPS6349907B2 (ja) | ||
| JPH01225149A (ja) | キャパシタ及びその製造方法 | |
| JPS6317544A (ja) | 不揮発性メモリおよびその製造方法 | |
| JPH0722183B2 (ja) | 半導体装置用誘電体層の製造方法 | |
| JPS60111451A (ja) | 半導体装置及びその製造方法 | |
| JP3242732B2 (ja) | キャパシタ | |
| EP0100454B1 (en) | Semiconductor device having a conductive layer consisting of a high-melting point metal silicide and a method for manufacturing such a semiconductor device | |
| JPH11177048A (ja) | 半導体素子およびその製造方法 | |
| JPS5978553A (ja) | キヤパシタおよびその製造方法 | |
| JP3106620B2 (ja) | 誘電体薄膜の製造方法及び容量素子の製造方法 | |
| JPH01154547A (ja) | 容量の製造方法 | |
| JPH0624222B2 (ja) | 薄膜コンデンサの製造方法 | |
| JPS5984570A (ja) | 半導体装置用キヤパシタの製造方法 | |
| JPS61145854A (ja) | 半導体装置 | |
| JPS58112360A (ja) | 半導体装置用キヤパシタおよびその製造方法 | |
| JPS59188957A (ja) | 半導体装置用キヤパシタの製造方法 | |
| JPS5828726B2 (ja) | 半導体コンデンサ用磁器 | |
| JPS61148865A (ja) | 半導体装置の製造方法 | |
| JPH07183165A (ja) | 薄膜キャパシタ | |
| JPS6242392B2 (ja) |