JPS60116042A - １ビット・エラ−修正ライト方式 - Google Patents
１ビット・エラ−修正ライト方式Info
- Publication number
- JPS60116042A JPS60116042A JP58224688A JP22468883A JPS60116042A JP S60116042 A JPS60116042 A JP S60116042A JP 58224688 A JP58224688 A JP 58224688A JP 22468883 A JP22468883 A JP 22468883A JP S60116042 A JPS60116042 A JP S60116042A
- Authority
- JP
- Japan
- Prior art keywords
- main memory
- control circuit
- bit error
- retry
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operations
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Retry When Errors Occur (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、主記憶装置の１ビツト・エラーの（１等圧ラ
イトを必要とする演算装置、特に、再試行制御回路を有
する演算装置における１ビツト・エラー修正ライト方式
に関するものである。
イトを必要とする演算装置、特に、再試行制御回路を有
する演算装置における１ビツト・エラー修正ライト方式
に関するものである。
第１図は演算装置の構成例を示す図、第２図は従来の１
ビツト・エラー修正ライト方式を説明する図、第３図は
動作を説明するタイムチャートである。図において、１
は主記憶装置（ＭＭ；ＭａｉｎＭｅｍｏｒｙ ）、２は
主記憶制御回路（Ｍ Ｃ； ＭｅｍｏｒｙＣｏｎｔｒｏ
ｌｌｅｒ ）、３は演算部（Ａ Ｌ Ｕ ； Ａｒｔ
ｔｈｍｅｔｉ ｃａｎｄ Ｌｏｇｉｃ Ｕｎｌｊ ）、
４は読出しレジスタ、５はエラー・チェック訂正回路（
Ｅ ＣＣ； ＦＪｒｒｏｒ Ｃｈｅｃｋｉｎｇａｎｄ
Ｃｏｒｒｅｃｔｉｏｎ ）を示す。
ビツト・エラー修正ライト方式を説明する図、第３図は
動作を説明するタイムチャートである。図において、１
は主記憶装置（ＭＭ；ＭａｉｎＭｅｍｏｒｙ ）、２は
主記憶制御回路（Ｍ Ｃ； ＭｅｍｏｒｙＣｏｎｔｒｏ
ｌｌｅｒ ）、３は演算部（Ａ Ｌ Ｕ ； Ａｒｔ
ｔｈｍｅｔｉ ｃａｎｄ Ｌｏｇｉｃ Ｕｎｌｊ ）、
４は読出しレジスタ、５はエラー・チェック訂正回路（
Ｅ ＣＣ； ＦＪｒｒｏｒ Ｃｈｅｃｋｉｎｇａｎｄ
Ｃｏｒｒｅｃｔｉｏｎ ）を示す。
第１図において、演算部３から主記憶制御回路２への主
記憶装置１の使用要求は、リード要求とライト要求で指
示される。それに対して、主記憶制御回路２から主記憶
装置１への使用は、リード・サイクルとライト・サイク
ルで行われる。
記憶装置１の使用要求は、リード要求とライト要求で指
示される。それに対して、主記憶制御回路２から主記憶
装置１への使用は、リード・サイクルとライト・サイク
ルで行われる。
従来、第１図に示すような、再試行制御回路を持ってい
ない演算装置において、主記憶装置１の読出し時、主記
憶制御回路２では、主記憶装置１の読出しデータを読出
しレジスタにセットし、エラー・チェック訂正回路によ
る１ビツト−エラー（Ｉ ＢＥＲ）の検出を行う。ここ
で１ピツトφエラーを検出すると、主記憶制御回路２が
連続しで主記憶装置１を使用すべく要求が発行される。
ない演算装置において、主記憶装置１の読出し時、主記
憶制御回路２では、主記憶装置１の読出しデータを読出
しレジスタにセットし、エラー・チェック訂正回路によ
る１ビツト−エラー（Ｉ ＢＥＲ）の検出を行う。ここ
で１ピツトφエラーを検出すると、主記憶制御回路２が
連続しで主記憶装置１を使用すべく要求が発行される。
但し、その要求は読出し時のリード要求とは異なるライ
ト要求であって、しかも演算部３からのライト・データ
のないライト要求である。その結果、主記憶装置１には
、第２図に示すように、エラー・チェック訂正回路５を
経由して修旧されたデータ、即ち読出しレジスタ４の出
力の修正データが渡される。従って、このライト・サイ
クル以後の主記憶装置１は、１ビット−エラーが修正さ
れた正しいデータとなる。１ピツ）−エラー検出後、修
正ライトされるまでの動作タイムチャートを示したのが
第３図である。
ト要求であって、しかも演算部３からのライト・データ
のないライト要求である。その結果、主記憶装置１には
、第２図に示すように、エラー・チェック訂正回路５を
経由して修旧されたデータ、即ち読出しレジスタ４の出
力の修正データが渡される。従って、このライト・サイ
クル以後の主記憶装置１は、１ビット−エラーが修正さ
れた正しいデータとなる。１ピツ）−エラー検出後、修
正ライトされるまでの動作タイムチャートを示したのが
第３図である。
しかし、上述のような従来の方式では、まれに発生する
１ビット−エラーに対して、演算部３は、本来次に実行
すべき処理を中断して主記憶制御回路２にライト要求を
発行し、主記憶制御回路２がライト書サイクルを実行し
て１ビツト舎エラーの修正ライトを行うまで待たなけれ
ばならない。このような主記憶制御回路２と演算部３の
マツチングをとる必要があるため、従来は、論理的に複
雑になって論理誤りや設計ミスが生じやすくなり、バグ
発生の原因となるという問題があった。
１ビット−エラーに対して、演算部３は、本来次に実行
すべき処理を中断して主記憶制御回路２にライト要求を
発行し、主記憶制御回路２がライト書サイクルを実行し
て１ビツト舎エラーの修正ライトを行うまで待たなけれ
ばならない。このような主記憶制御回路２と演算部３の
マツチングをとる必要があるため、従来は、論理的に複
雑になって論理誤りや設計ミスが生じやすくなり、バグ
発生の原因となるという問題があった。
本発明は、上記の考察に基づくものであって、１ビツト
・エラーの修正ライトを演算部で意識することなく簡単
な論理で行えるようにした１ビツト・エラー修正ライト
方式を提供することを目的とするものである。
・エラーの修正ライトを演算部で意識することなく簡単
な論理で行えるようにした１ビツト・エラー修正ライト
方式を提供することを目的とするものである。
そのために本発明の１ビツト・エラー修正ライト方式は
、主記憶装置と、主記憶制御回路と、演算部と２、再試
行制御回路とを具備し、演算部からリード要求とライト
要求により主記憶装置の使用要求を主記憶制御回路へ指
示し、主記憶制御回路からり−ド・サイクルとライト−
サイクルで主記憶装置を使用する演算装置において、主
記憶制御回路は、主記憶装置の読出し時にエラー・チェ
ックを行い、１ビツト・エラーを検出した場合には、再
試行制御回路にその旨を通知すると共に再試行制御回路
からりトライ拳サイクル中であることを示す信号が送出
されていることを条件に演算部からのリード要求をライ
ト要求に変換してライト・サイクルとすることによって
１ビツト・エラーの修正ライトを行うように構成され、
再試行制御回路は、主記憶制御回路から１ビツト・エラ
ー発生の通知があると、演算部に再試行を指示すると共
に主記憶制御回路にリトライ・サイクル中であることを
示す信号を送出するように構成され、演算部は、再試行
制御回路から再試行を指示されると、１ビツト・エラー
発生アドレスを保持して主記憶制御回路にリード要求を
指示するように構成されたことを特徴とするものである
。
、主記憶装置と、主記憶制御回路と、演算部と２、再試
行制御回路とを具備し、演算部からリード要求とライト
要求により主記憶装置の使用要求を主記憶制御回路へ指
示し、主記憶制御回路からり−ド・サイクルとライト−
サイクルで主記憶装置を使用する演算装置において、主
記憶制御回路は、主記憶装置の読出し時にエラー・チェ
ックを行い、１ビツト・エラーを検出した場合には、再
試行制御回路にその旨を通知すると共に再試行制御回路
からりトライ拳サイクル中であることを示す信号が送出
されていることを条件に演算部からのリード要求をライ
ト要求に変換してライト・サイクルとすることによって
１ビツト・エラーの修正ライトを行うように構成され、
再試行制御回路は、主記憶制御回路から１ビツト・エラ
ー発生の通知があると、演算部に再試行を指示すると共
に主記憶制御回路にリトライ・サイクル中であることを
示す信号を送出するように構成され、演算部は、再試行
制御回路から再試行を指示されると、１ビツト・エラー
発生アドレスを保持して主記憶制御回路にリード要求を
指示するように構成されたことを特徴とするものである
。
以下、本発明の実施例を図面を参照しつつ説明する。
第４図は本発明の１実施例システ１、構成を示す図、第
５図は本発明のシステムによる１ビツト・エラー修正ラ
イトの動作を説明するタイムチャートである。
５図は本発明のシステムによる１ビツト・エラー修正ラ
イトの動作を説明するタイムチャートである。
第４図において、１ないし３は第１図に対応するものを
示し、６は再試行制御回路（ＲＴＹ ；Ｒｅｔｒｙ ）
を示す。主記憶制御回路２は、演算部３からリード要求
とライト要求により主記憶装置１の使用要求が指示され
、主記憶装置１に対し、リード・サイクルとライト・サ
イクルでデータの読出し／書込みを行う。主記憶装置１
の読出し時に主記憶制御回路２はその読出しデータにつ
いてエラー・チェックを行い、１ビツト・エラーが検出
されると、１ビツト・エラー発生（ＩＢＥＲ）を再試行
制御回路６に通知する。とれを契機に再試行制御回路６
による再試行動作が起動される。再試行制御回路６は、
演算部３にＲＴＹ制御信号で再試行を指示すると共に主
記憶制御回路２へのＲＴＹサイクル中−の信号を論理「
１」にする。演算部３は、再試行制御回路６からの再試
行指示により１ビツト・エラー発生アドレスを保持して
そのアドレスを再使用するリード要求を発行する。これ
に対し主記憶制御回路２は、再試行制御回路６からのＲ
ＴＹサイクル中の信号が論理「１」である（再試行動作
時である）ことを条件に、演算部３からのリード要求を
ライト要求に変換して主記憶装置１の使用をライト・サ
イクルとする。このライト・サイクルで１とノド・エラ
ーの修正ライトを行う。このように演算部３では、１ビ
ツト・エラー発生時に再試行制御回路６からの指示によ
って主記憶制御回路２にリード要求を発行するので、演
算部３にはライト・サイクルとは見えずに１ビツト・エ
ラーの修正ライトが行える。以上に説明した１ビット−
エラー修正ライトの動作を説明するタイムチャートを示
しだのが第５図である。なお第５図において、演算再試
行サイクルは１命令の実行が終了したことをもって終了
とされる。
示し、６は再試行制御回路（ＲＴＹ ；Ｒｅｔｒｙ ）
を示す。主記憶制御回路２は、演算部３からリード要求
とライト要求により主記憶装置１の使用要求が指示され
、主記憶装置１に対し、リード・サイクルとライト・サ
イクルでデータの読出し／書込みを行う。主記憶装置１
の読出し時に主記憶制御回路２はその読出しデータにつ
いてエラー・チェックを行い、１ビツト・エラーが検出
されると、１ビツト・エラー発生（ＩＢＥＲ）を再試行
制御回路６に通知する。とれを契機に再試行制御回路６
による再試行動作が起動される。再試行制御回路６は、
演算部３にＲＴＹ制御信号で再試行を指示すると共に主
記憶制御回路２へのＲＴＹサイクル中−の信号を論理「
１」にする。演算部３は、再試行制御回路６からの再試
行指示により１ビツト・エラー発生アドレスを保持して
そのアドレスを再使用するリード要求を発行する。これ
に対し主記憶制御回路２は、再試行制御回路６からのＲ
ＴＹサイクル中の信号が論理「１」である（再試行動作
時である）ことを条件に、演算部３からのリード要求を
ライト要求に変換して主記憶装置１の使用をライト・サ
イクルとする。このライト・サイクルで１とノド・エラ
ーの修正ライトを行う。このように演算部３では、１ビ
ツト・エラー発生時に再試行制御回路６からの指示によ
って主記憶制御回路２にリード要求を発行するので、演
算部３にはライト・サイクルとは見えずに１ビツト・エ
ラーの修正ライトが行える。以上に説明した１ビット−
エラー修正ライトの動作を説明するタイムチャートを示
しだのが第５図である。なお第５図において、演算再試
行サイクルは１命令の実行が終了したことをもって終了
とされる。
第６図は演算部と主記憶制御回路の具体的な構成例を示
す図である。第６図において、２ないし６は第４図に対
応するものを示し、２１はタイミング発生回路、２２．
２３．３３と３４はランチ回路、２４はメモリ・アドレ
ス・レジスタ、２５はエラａチェック訂正回路、２６な
いし２８はアンド回路、２９と３６は反転回路、３１は
演算制御回路、３２は演算回路、３５はアドレスφレジ
スタを示す。
す図である。第６図において、２ないし６は第４図に対
応するものを示し、２１はタイミング発生回路、２２．
２３．３３と３４はランチ回路、２４はメモリ・アドレ
ス・レジスタ、２５はエラａチェック訂正回路、２６な
いし２８はアンド回路、２９と３６は反転回路、３１は
演算制御回路、３２は演算回路、３５はアドレスφレジ
スタを示す。
以上の説明から明らかなように、本発明によれば、１ビ
ｙ）・エラー発生時に再試行動作を起動させ、再試行動
作によって演算部からリード要求が発行されると、主記
憶制御回路はそのリード要求をライト要求に変換してラ
イト書サイクルとすることによって１ビツト・エラーの
修正ライトを行うので、論理的に簡単となり論理誤りや
設計ミスなどを少なくすることができる。
ｙ）・エラー発生時に再試行動作を起動させ、再試行動
作によって演算部からリード要求が発行されると、主記
憶制御回路はそのリード要求をライト要求に変換してラ
イト書サイクルとすることによって１ビツト・エラーの
修正ライトを行うので、論理的に簡単となり論理誤りや
設計ミスなどを少なくすることができる。
第１図は演算装置の構成例を示す図、第２図は従来の１
ビツト・エラー修正ライト方式を説明する図、第３図は
動作を説明するタイムチャート、第４図は本発明の１実
施例システム構成を示す図、第５図は本発明のシステム
による１ビツト・エラー修正ライトの動作を説明するタ
イムチャート、第６図は演算部と主記憶制御回路の具体
的な構成例を示す図である。 １・・・主記憶装置（ＭＭ）、２・・・主記憶制御回路
（ＭＣ）、３・・・演算部（ＡＬＵ）、４・・・読出し
レジスタ、５・・・エラー・チェック訂正回路（ＦＣＣ
）、６・・・再試行制御回路（ＲＴＹ）。２１・・・タ
イミング発生回路、２２．２３．３３と３４・・・ラッ
チ回路、２４・・・メモリ・アドレス・レジスタ、２５
・・・エラー・チェック訂正回路、２６ないし２８・・
・アンド回路、２９と３６・・・反転回路、３１・・・
演算制御回路、３２・・・演算回路、３５・・・アドレ
ス・レジスタ。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 イ １ 図 才 ２ 図 ７３ 図 ＩＢＥＲ−− ｐｏし デー７ す嗅すヂー ｔをり や狂テニ７プ
４ （２） プ ぢ 図
ビツト・エラー修正ライト方式を説明する図、第３図は
動作を説明するタイムチャート、第４図は本発明の１実
施例システム構成を示す図、第５図は本発明のシステム
による１ビツト・エラー修正ライトの動作を説明するタ
イムチャート、第６図は演算部と主記憶制御回路の具体
的な構成例を示す図である。 １・・・主記憶装置（ＭＭ）、２・・・主記憶制御回路
（ＭＣ）、３・・・演算部（ＡＬＵ）、４・・・読出し
レジスタ、５・・・エラー・チェック訂正回路（ＦＣＣ
）、６・・・再試行制御回路（ＲＴＹ）。２１・・・タ
イミング発生回路、２２．２３．３３と３４・・・ラッ
チ回路、２４・・・メモリ・アドレス・レジスタ、２５
・・・エラー・チェック訂正回路、２６ないし２８・・
・アンド回路、２９と３６・・・反転回路、３１・・・
演算制御回路、３２・・・演算回路、３５・・・アドレ
ス・レジスタ。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 イ １ 図 才 ２ 図 ７３ 図 ＩＢＥＲ−− ｐｏし デー７ す嗅すヂー ｔをり や狂テニ７プ
４ （２） プ ぢ 図
Claims (1)
- 主記憶装置と、主記憶制御回路と、演算部と、再試行制
御回路とを具備し、演算部からリード要求とライト要求
に上り主記憶装置の使用要求を主記憶制御回路へ指示し
、主記憶制御回路からｙ−ド・サイクルとライト・サイ
クルで主記憶装置を使用する演算装置において、主記憶
制御回路は、主記憶装置の読出し時にエラー・チェック
を行い、１ビツト・エラーを検出した場合には、再試行
制御回路にその旨を通知すると共に再試行制御回路から
りトライ・サイクル中であることを示す信号が送出され
ていることを条件に演算部からの９−ド要求をライト要
求に変換してライトΦす・［クルとすることによって１
ビツト・エラーの修正ライトを行うように構成され、再
試行制御回路は、主記憶制御回路から１ビツト・エラー
発生の通知があると、演算部に再試行を指示すると共に
主記憶制御回路にリトライ・サイクル中であることを示
す信号を送出するように構成され、演算部は、再試行制
御回路から再試行を指示されると、１ビツト・エラー発
生アドレスを保持して主記憶制御回路にリード要求を指
示するように構成されたことを特徴とする１ビツト・エ
ラー修正ライト方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224688A JPS60116042A (ja) | 1983-11-29 | 1983-11-29 | １ビット・エラ−修正ライト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224688A JPS60116042A (ja) | 1983-11-29 | 1983-11-29 | １ビット・エラ−修正ライト方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60116042A true JPS60116042A (ja) | 1985-06-22 |
| JPS6349246B2 JPS6349246B2 (ja) | 1988-10-04 |
Family
ID=16817669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58224688A Granted JPS60116042A (ja) | 1983-11-29 | 1983-11-29 | １ビット・エラ−修正ライト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60116042A (ja) |
-
1983
- 1983-11-29 JP JP58224688A patent/JPS60116042A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6349246B2 (ja) | 1988-10-04 |
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