JPS6349246B2 - - Google Patents
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- Publication number
- JPS6349246B2 JPS6349246B2 JP58224688A JP22468883A JPS6349246B2 JP S6349246 B2 JPS6349246 B2 JP S6349246B2 JP 58224688 A JP58224688 A JP 58224688A JP 22468883 A JP22468883 A JP 22468883A JP S6349246 B2 JPS6349246 B2 JP S6349246B2
- Authority
- JP
- Japan
- Prior art keywords
- control circuit
- main memory
- retry
- arithmetic unit
- bit error
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operations
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Retry When Errors Occur (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、主記憶装置の１ビツト・エラーの修
正ライトを必要とする演算装置、特に、再試行制
御回路を有する演算装置における１ビツト・エラ
ー修正ライト方式に関するものである。
正ライトを必要とする演算装置、特に、再試行制
御回路を有する演算装置における１ビツト・エラ
ー修正ライト方式に関するものである。
第１図は演算装置の構成例を示す図、第２図は
従来の１ビツト・エラー修正ライト方式を説明す
る図、第３図は動作を説明するタイムチヤートで
ある。図において、１は主記憶装置（MM；
Main Memory）、２は主記憶制御回路（MC；
Memory Controller）、３は演算部（ALU；
Arithmetic and Logic Unit）、４は読出しレジ
スタ、５はエラー・チエツク訂正回路（ECC；
Error Checking and Correction）を示す。
従来の１ビツト・エラー修正ライト方式を説明す
る図、第３図は動作を説明するタイムチヤートで
ある。図において、１は主記憶装置（MM；
Main Memory）、２は主記憶制御回路（MC；
Memory Controller）、３は演算部（ALU；
Arithmetic and Logic Unit）、４は読出しレジ
スタ、５はエラー・チエツク訂正回路（ECC；
Error Checking and Correction）を示す。
第１図において、演算部３から主記憶制御回路
２への主記憶装置１の使用要求は、リード要求と
ライト要求で指示される。それに対して、主記憶
制御回路２から主記憶装置１への使用は、リー
ド・サイクルとライト・サイクルで行われる。
２への主記憶装置１の使用要求は、リード要求と
ライト要求で指示される。それに対して、主記憶
制御回路２から主記憶装置１への使用は、リー
ド・サイクルとライト・サイクルで行われる。
従来、第１図に示すような、再試行制御回路を
持つていない演算装置において、主記憶装置１の
読出し時、主記憶制御回路２では、主記憶装置１
の読出しデータを読出しレジスタにセツトし、エ
ラー・チエツク訂正回路による１ビツト・エラー
（1BER）の検出を行う。ここで１ビツト・エラ
ーを検出すると、主記憶制御回路２が連続して主
記憶装置１を使用すべく要求が発行される。但
し、その要求は読出し時のリード要求とは異なる
ライト要求であつて、しかも演算部３からのライ
ト・データのないライト要求である。その結果、
主記憶装置１には、第２図に示すように、エラ
ー・チエツク訂正回路５を経由して修正されたデ
ータ、即ち読出しレジスタ４の出力の修正データ
が渡される。従つて、このライト・サイクル以後
の主記憶装置１は、１ビツト・エラーが修正され
た正しいデータとなる。１ビツト・エラー検出
後、修正ライトされるまでの動作タイムチヤート
を示したのが第３図である。
持つていない演算装置において、主記憶装置１の
読出し時、主記憶制御回路２では、主記憶装置１
の読出しデータを読出しレジスタにセツトし、エ
ラー・チエツク訂正回路による１ビツト・エラー
（1BER）の検出を行う。ここで１ビツト・エラ
ーを検出すると、主記憶制御回路２が連続して主
記憶装置１を使用すべく要求が発行される。但
し、その要求は読出し時のリード要求とは異なる
ライト要求であつて、しかも演算部３からのライ
ト・データのないライト要求である。その結果、
主記憶装置１には、第２図に示すように、エラ
ー・チエツク訂正回路５を経由して修正されたデ
ータ、即ち読出しレジスタ４の出力の修正データ
が渡される。従つて、このライト・サイクル以後
の主記憶装置１は、１ビツト・エラーが修正され
た正しいデータとなる。１ビツト・エラー検出
後、修正ライトされるまでの動作タイムチヤート
を示したのが第３図である。
しかし、上述のような従来の方式では、まれに
発生する１ビツト・エラーに対して、演算部３
は、本来次に実行すべき処理を中断して主記憶制
御回路２にライト要求を発行し、主記憶制御回路
２がライト・サイクルを実行して１ビツト・エラ
ーの修正ライトを行うまで待たなければならな
い。このような主記憶制御回路２と演算部３のマ
ツチングをとる必要があるため、従来は、論理的
に複雑になつて論理誤りや設計ミスが生じやすく
なり、バグ発生の原因となるという問題があつ
た。
発生する１ビツト・エラーに対して、演算部３
は、本来次に実行すべき処理を中断して主記憶制
御回路２にライト要求を発行し、主記憶制御回路
２がライト・サイクルを実行して１ビツト・エラ
ーの修正ライトを行うまで待たなければならな
い。このような主記憶制御回路２と演算部３のマ
ツチングをとる必要があるため、従来は、論理的
に複雑になつて論理誤りや設計ミスが生じやすく
なり、バグ発生の原因となるという問題があつ
た。
本発明は、上記の考察に基づくものであつて、
１ビツト・エラーの修正ライトを演算部で意識す
ることなく簡単な論理で行えるようにした１ビツ
ト・エラー修正ライト方式を提供することを目的
とするものである。
１ビツト・エラーの修正ライトを演算部で意識す
ることなく簡単な論理で行えるようにした１ビツ
ト・エラー修正ライト方式を提供することを目的
とするものである。
そのために本発明の１ビツト・エラー修正ライ
ト方式は、主記憶装置と、主記憶制御回路と、演
算部と、再試行制御回路とを具備し、演算部から
リード要求とライト要求により主記憶装置の使用
要求を主記憶制御回路へ指示し、主記憶制御回路
からリード・サイクルとライト・サイクルで主記
憶装置を使用する演算装置において、主記憶制御
回路は、主記憶装置の読出し時にエラー・チエツ
クを行い、１ビツト・エラーを検出した場合に
は、再試行制御回路にその旨を通知すると共に再
試行制御回路からリトライ・サイクル中であるこ
とを示す信号が送出されていることを条件に演算
部からのリード要求をライト要求に変換してライ
ト・サイクルとすることによつて１ビツト・エラ
ーの修正ライトを行うように構成され、再試行制
御回路は、主記憶制御回路から１ビツト・エラー
発生の通知があると、演算部に再試行を指示する
と共に主記憶制御回路にリトライ・サイクル中で
あることを示す信号を送出するように構成され、
演算部は、再試行制御回路から再試行を指示され
ると、１ビツト・エラー発生アドレスを保持して
主記憶制御回路にリード要求を指示するように構
成されたことを特徴とするものである。
ト方式は、主記憶装置と、主記憶制御回路と、演
算部と、再試行制御回路とを具備し、演算部から
リード要求とライト要求により主記憶装置の使用
要求を主記憶制御回路へ指示し、主記憶制御回路
からリード・サイクルとライト・サイクルで主記
憶装置を使用する演算装置において、主記憶制御
回路は、主記憶装置の読出し時にエラー・チエツ
クを行い、１ビツト・エラーを検出した場合に
は、再試行制御回路にその旨を通知すると共に再
試行制御回路からリトライ・サイクル中であるこ
とを示す信号が送出されていることを条件に演算
部からのリード要求をライト要求に変換してライ
ト・サイクルとすることによつて１ビツト・エラ
ーの修正ライトを行うように構成され、再試行制
御回路は、主記憶制御回路から１ビツト・エラー
発生の通知があると、演算部に再試行を指示する
と共に主記憶制御回路にリトライ・サイクル中で
あることを示す信号を送出するように構成され、
演算部は、再試行制御回路から再試行を指示され
ると、１ビツト・エラー発生アドレスを保持して
主記憶制御回路にリード要求を指示するように構
成されたことを特徴とするものである。
以下、本発明の実施例を図面を参照しつつ説明
する。
する。
第４図は本発明の１実施例システム構成を示す
図、第５図は本発明のシステムによる１ビツト・
エラー修正ライトの動作を説明するタイムチヤー
トである。
図、第５図は本発明のシステムによる１ビツト・
エラー修正ライトの動作を説明するタイムチヤー
トである。
第４図において、１ないし３は第１１図に対応
するものを示し、６は再試行制御回路（RTY；
Retry）を示す。主記憶制御回路２は、演算部３
からリード要求とライト要求により主記憶装置１
の使用要求が指示され、主記憶装置１に対し、リ
ード・サイクルとライト・サイクルでデータの読
出し／書込みを行う。主記憶装置１の読出し時に
主記憶制御回路２はその読出しデータについてエ
ラー・チエツクを行い、１ビツト・エラーが検出
されると、１ビツト・エラー発生（1BER）を再
試行制御回路６に通知する。これを契機に再試行
制御回路６による再試行動作が起動される。再試
行制御回路６は、演算部３にRTY制御信号で再
試行を指示すると共に主記憶制御回路２への
RTYサイクル中の信号を論理「１」にする。演
算部３は、再試行制御回路６からの再試行指示に
より１ビツト・エラー発生アドレスを保持してそ
のアドレスを再使用するリード要求を発行する。
これに対し主記憶制御回路２は、再試行制御回路
６からのRTYサイクル中の信号が論理「１」で
ある（再試行動作時である）ことを条件に、演算
部３からのリード要求をライト要求に変換して主
記憶装置１の使用をライト・サイクルとする。こ
のライト・サイクルで１ビツト・エラーの修正ラ
イトを行う。このように演算部３では、１ビツ
ト・エラー発生時に再試行制御回路６からの指示
によつて主記憶制御回路２にリード要求を発行す
るので、演算部３にはライト・サイクルとは見え
ずに１ビツト・エラーの修正ライトが行える。以
上に説明した１ビツト・エラー修正ライトの動作
を説明するタイムチヤートを示したのが第５図で
ある。なお第５図において、演算再試行サイクル
は１命令の実行が終了したことをもつて終了とさ
れる。
するものを示し、６は再試行制御回路（RTY；
Retry）を示す。主記憶制御回路２は、演算部３
からリード要求とライト要求により主記憶装置１
の使用要求が指示され、主記憶装置１に対し、リ
ード・サイクルとライト・サイクルでデータの読
出し／書込みを行う。主記憶装置１の読出し時に
主記憶制御回路２はその読出しデータについてエ
ラー・チエツクを行い、１ビツト・エラーが検出
されると、１ビツト・エラー発生（1BER）を再
試行制御回路６に通知する。これを契機に再試行
制御回路６による再試行動作が起動される。再試
行制御回路６は、演算部３にRTY制御信号で再
試行を指示すると共に主記憶制御回路２への
RTYサイクル中の信号を論理「１」にする。演
算部３は、再試行制御回路６からの再試行指示に
より１ビツト・エラー発生アドレスを保持してそ
のアドレスを再使用するリード要求を発行する。
これに対し主記憶制御回路２は、再試行制御回路
６からのRTYサイクル中の信号が論理「１」で
ある（再試行動作時である）ことを条件に、演算
部３からのリード要求をライト要求に変換して主
記憶装置１の使用をライト・サイクルとする。こ
のライト・サイクルで１ビツト・エラーの修正ラ
イトを行う。このように演算部３では、１ビツ
ト・エラー発生時に再試行制御回路６からの指示
によつて主記憶制御回路２にリード要求を発行す
るので、演算部３にはライト・サイクルとは見え
ずに１ビツト・エラーの修正ライトが行える。以
上に説明した１ビツト・エラー修正ライトの動作
を説明するタイムチヤートを示したのが第５図で
ある。なお第５図において、演算再試行サイクル
は１命令の実行が終了したことをもつて終了とさ
れる。
第６図は演算部と主記憶制御回路の具体的な構
成例を示す図である。第６図において、２ないし
６は第４図に対応するものを示し、２１はタイミ
ング発生回路、２２，２３，３３と３４はラツチ
回路、２４はメモリ・アドレス・レジスタ、２５
はエラー・チエツク訂正回路、２６ないし２８は
アンド回路、２９と３６は反転回路、３１は演算
制御回路、３２は演算回路、３５はアドレス・レ
ジスタを示す。
成例を示す図である。第６図において、２ないし
６は第４図に対応するものを示し、２１はタイミ
ング発生回路、２２，２３，３３と３４はラツチ
回路、２４はメモリ・アドレス・レジスタ、２５
はエラー・チエツク訂正回路、２６ないし２８は
アンド回路、２９と３６は反転回路、３１は演算
制御回路、３２は演算回路、３５はアドレス・レ
ジスタを示す。
以上の説明から明らかなように、本発明によれ
ば、１ビツト・エラー発生時に再試行動作を起動
させ、再試行動作によつて演算部からリード要求
が発行されると、主記憶制御回路はそのリード要
求をライト要求に変換してライト・サイクルとす
ることによつて１ビツト・エラーの修正ライトを
行うので、論理的に簡単となり論理誤りや設計ミ
スなどを少なくすることができる。
ば、１ビツト・エラー発生時に再試行動作を起動
させ、再試行動作によつて演算部からリード要求
が発行されると、主記憶制御回路はそのリード要
求をライト要求に変換してライト・サイクルとす
ることによつて１ビツト・エラーの修正ライトを
行うので、論理的に簡単となり論理誤りや設計ミ
スなどを少なくすることができる。
第１図は演算装置の構成例を示す図、第２図は
従来の１ビツト・エラー修正ライト方式を説明す
る図、第３図は動作を説明するタイムチヤート、
第４図は本発明の１実施例システム構成を示す
図、第５図は本発明のシステムによる１ビツト・
エラー修正ライトの動作を説明するタイムチヤー
ト、第６図は演算部と主記憶制御回路の具体的な
構成例を示す図である。 １……主記憶装置（MM）、２……主記憶制御
回路（MC）、３……演算部（ALU）、４……読出
しレジスタ、５……エラー・チエツク訂正回路
（ECC）、６……再試行制御回路（RTY）。２１…
…タイミング発生回路、２２，２３，３３と３４
……ラツチ回路、２４……メモリ・アドレス・レ
ジスタ、２５……エラー・チエツク訂正回路、２
６ないし２８……アンド回路、２９と３６……反
転回路、３１……演算制御回路、３２……演算回
路、３５……アドレス・レジスタ。
従来の１ビツト・エラー修正ライト方式を説明す
る図、第３図は動作を説明するタイムチヤート、
第４図は本発明の１実施例システム構成を示す
図、第５図は本発明のシステムによる１ビツト・
エラー修正ライトの動作を説明するタイムチヤー
ト、第６図は演算部と主記憶制御回路の具体的な
構成例を示す図である。 １……主記憶装置（MM）、２……主記憶制御
回路（MC）、３……演算部（ALU）、４……読出
しレジスタ、５……エラー・チエツク訂正回路
（ECC）、６……再試行制御回路（RTY）。２１…
…タイミング発生回路、２２，２３，３３と３４
……ラツチ回路、２４……メモリ・アドレス・レ
ジスタ、２５……エラー・チエツク訂正回路、２
６ないし２８……アンド回路、２９と３６……反
転回路、３１……演算制御回路、３２……演算回
路、３５……アドレス・レジスタ。
Claims (1)
- １ 主記憶装置と、主記憶制御回路と、演算部
と、再試行制御回路とを具備し、演算部からリー
ド要求とライト要求により主記憶装置の使用要求
を主記憶制御回路へ指示し、主記憶制御回路から
リード・サイクルとライト・サイクルで主記憶装
置を使用する演算装置において、主記憶制御回路
は、主記憶装置の読出し時にエラー・チエツクを
行い、１ビツト・エラーを検出した場合には、再
試行制御回路にその旨を通知すると共に再試行制
御回路からリトライ・サイクル中であることを示
す信号が送出されていることを条件に演算部から
のリード要求をライト要求に変換してライト・サ
イクルとすることによつて１ビツト・エラーの修
正ライトを行うように構成され、再試行制御回路
は、主記憶制御回路から１ビツト・エラー発生の
通知があると、演算部に再試行を指示すると共に
主記憶制御回路にリトライ・サイクル中であるこ
とを示す信号を送出するように構成され、演算部
は、再試行制御回路から再試行を指示されると、
１ビツト・エラー発生アドレスを保持して主記憶
制御回路にリード要求を指示するように構成され
たことを特徴とする１ビツト・エラー修正ライト
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224688A JPS60116042A (ja) | 1983-11-29 | 1983-11-29 | １ビット・エラ−修正ライト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224688A JPS60116042A (ja) | 1983-11-29 | 1983-11-29 | １ビット・エラ−修正ライト方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60116042A JPS60116042A (ja) | 1985-06-22 |
| JPS6349246B2 true JPS6349246B2 (ja) | 1988-10-04 |
Family
ID=16817669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58224688A Granted JPS60116042A (ja) | 1983-11-29 | 1983-11-29 | １ビット・エラ−修正ライト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60116042A (ja) |
-
1983
- 1983-11-29 JP JP58224688A patent/JPS60116042A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60116042A (ja) | 1985-06-22 |
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