JPS60121805A - シングルエンデドプッシュプル増幅回路 - Google Patents
シングルエンデドプッシュプル増幅回路Info
- Publication number
- JPS60121805A JPS60121805A JP22905483A JP22905483A JPS60121805A JP S60121805 A JPS60121805 A JP S60121805A JP 22905483 A JP22905483 A JP 22905483A JP 22905483 A JP22905483 A JP 22905483A JP S60121805 A JPS60121805 A JP S60121805A
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- Japan
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- amplifier circuit
- collector
- resistance
- trq1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明はトランスレス増幅回路に係９、特にビデオ信号
伝送に適した広帯域のシングルエンブト。
伝送に適した広帯域のシングルエンブト。
プッシュプル（ＳＥＰＰ）増幅回路に関する。
技術の背景
ビデオ信号伝送等に用いられるＳＥＰＰ増幅回路として
は、ＩＣ化に適した小型のもので１、かつ広帯域にわた
り周波数特性の良好なものが要求されている。
は、ＩＣ化に適した小型のもので１、かつ広帯域にわた
り周波数特性の良好なものが要求されている。
従来技術と問題点
従来のＳＥＰＰ増幅回路の１例を第１図に示す。
第１図において、従来のＳＥＰＰ増幅回路は、エミッタ
接地トランジスタＱ１とエミッタ接地トランジスタＱ２
を備えており、入力端子■１からトランジスタＱ１のペ
ースに印加された入力信号に応じてトランジスタＱ１の
コレクタから出力端子０１に電流１１が流れ、トランジ
スタＱ２のコレクタから出力端子０１に１１が流れ、こ
の場合電流１１と電流１２とは同相となるように、トラ
ンジスタＱ、のコレクタとトランジスタＱ２のベースと
の間がコンデンサＣによシ容量結合されている。こうし
て、出力端子０１にはｉ、＋１２＝２ｉ□ の電流が入
力信号に応じて得られる。抵抗Ｒ，、Ｒ２はｉ、、ｉ２
の値が等しくなるように選ばれている。一方、トランジ
スタＱ２の直流バイアス電圧は抵抗Ｒ３，Ｒ４によって
入力信号系とは 。
接地トランジスタＱ１とエミッタ接地トランジスタＱ２
を備えており、入力端子■１からトランジスタＱ１のペ
ースに印加された入力信号に応じてトランジスタＱ１の
コレクタから出力端子０１に電流１１が流れ、トランジ
スタＱ２のコレクタから出力端子０１に１１が流れ、こ
の場合電流１１と電流１２とは同相となるように、トラ
ンジスタＱ、のコレクタとトランジスタＱ２のベースと
の間がコンデンサＣによシ容量結合されている。こうし
て、出力端子０１にはｉ、＋１２＝２ｉ□ の電流が入
力信号に応じて得られる。抵抗Ｒ，、Ｒ２はｉ、、ｉ２
の値が等しくなるように選ばれている。一方、トランジ
スタＱ２の直流バイアス電圧は抵抗Ｒ３，Ｒ４によって
入力信号系とは 。
独立に設定されている。
上記従来回路においては、コンデンサＣのｆｌｉｔリア
クタンスはビデオ信号前の低周波領域で太きぐなるので
、トランジスタＱ２のベース電流が減少し、その結果、
トランジスタＱ２のコレクタ電流１２が減少するので、
電（Ａｆ、ｉＨと１゜の間にアンバランスが生じ出力端
子０１に得られる出力信号が歪み、また低域周波数特性
が劣化するという問題がある。
クタンスはビデオ信号前の低周波領域で太きぐなるので
、トランジスタＱ２のベース電流が減少し、その結果、
トランジスタＱ２のコレクタ電流１２が減少するので、
電（Ａｆ、ｉＨと１゜の間にアンバランスが生じ出力端
子０１に得られる出力信号が歪み、また低域周波数特性
が劣化するという問題がある。
コンデーンサＣの客間を大きくすれば」１記の問題は解
消するが各類の大きなコンデンサは寸法が大きくなる欠
点を有する。
消するが各類の大きなコンデンサは寸法が大きくなる欠
点を有する。
発明の目的
本発明の目的は上述の従来技術における問題に鑑み、入
力信号に応じた逆相電流の形成と直流バイアス′電圧の
設定を共に抵抗器のみで実現するとに適した小型の５Ｅ
ＰＰ増幅回路を提供することにある。
力信号に応じた逆相電流の形成と直流バイアス′電圧の
設定を共に抵抗器のみで実現するとに適した小型の５Ｅ
ＰＰ増幅回路を提供することにある。
発明の構成
上記の目的は、増幅回路の出力と並列並列帰還増幅回路
の出力とを抵抗を介して接続し、増幅回路の出力電流の
位相と同相で且つ大きさの等しい電流を並列並列帰還増
幅回路の出力に発生せしめるようにした５ＥＰＰ増幅回
路により達成される。
の出力とを抵抗を介して接続し、増幅回路の出力電流の
位相と同相で且つ大きさの等しい電流を並列並列帰還増
幅回路の出力に発生せしめるようにした５ＥＰＰ増幅回
路により達成される。
発明の実施例
以下本発明の実施例を第２図および第３図によって目兄
明する。
明する。
第２図は本発明の一実施例による５ＥＰＰ増幅回路を示
す回路図である。第２図において、トランジスタＱ、１
． Ｑ、のコレクタと正電源端子＋■との間に接続され
た抵抗Ｒ１、およびＱｌのコレクターベース間に接続さ
れた抵抗Ｒ５で並列並列帰還増幅回路Ａ１が構成されて
おυ、トランジスタロ２ト、Ｑ２ノエミッタと負電源端
子間に接続された抵抗Ｒ２とでエミッタ接地形増幅回路
Ａ２が構成されている。並列並列帰還増幅回路・Ａ□の
出力、すなわちトランジスタＱ１のエミッタと、エミッ
タ接地形増幅回路Ａ２の出力、すなわちトランジスタＱ
２のコレクタとの間に抵抗Ｒ６が接続されており、トラ
ンジスタＱ、のベースとトランジスタＱ２のコレクタの
間に抵抗Ｒ７が接続されている。入力信号はトランジス
タＱ２のベースに接続された入力端子■２に印加され、
出力はトランジスタＱ１のエミッタに接続された出力端
子０２に得られる。
す回路図である。第２図において、トランジスタＱ、１
． Ｑ、のコレクタと正電源端子＋■との間に接続され
た抵抗Ｒ１、およびＱｌのコレクターベース間に接続さ
れた抵抗Ｒ５で並列並列帰還増幅回路Ａ１が構成されて
おυ、トランジスタロ２ト、Ｑ２ノエミッタと負電源端
子間に接続された抵抗Ｒ２とでエミッタ接地形増幅回路
Ａ２が構成されている。並列並列帰還増幅回路・Ａ□の
出力、すなわちトランジスタＱ１のエミッタと、エミッ
タ接地形増幅回路Ａ２の出力、すなわちトランジスタＱ
２のコレクタとの間に抵抗Ｒ６が接続されており、トラ
ンジスタＱ、のベースとトランジスタＱ２のコレクタの
間に抵抗Ｒ７が接続されている。入力信号はトランジス
タＱ２のベースに接続された入力端子■２に印加され、
出力はトランジスタＱ１のエミッタに接続された出力端
子０２に得られる。
無信号時のトランジスタＱ、 、 Ｑ２のコレクタ電（
＆を■。とすると入力端子Ｉ２に印加された入力信号に
応じてトランジスタＱ、のコレクターエミッタ間には電
流■ｃ＋ｉｌ ＋ トランジスタＱ２のコレクターエミ
ッタ間には電流工。−１２が流れ、この場合、１１と１
２とは同相で大きさが等しくなるように、寸だ、５ＥＰ
Ｐ増幅回路としてのバイアス条件を満足するように、各
抵抗の値は定められる。この抵抗値設定方法を以下に説
明する。
＆を■。とすると入力端子Ｉ２に印加された入力信号に
応じてトランジスタＱ、のコレクターエミッタ間には電
流■ｃ＋ｉｌ ＋ トランジスタＱ２のコレクターエミ
ッタ間には電流工。−１２が流れ、この場合、１１と１
２とは同相で大きさが等しくなるように、寸だ、５ＥＰ
Ｐ増幅回路としてのバイアス条件を満足するように、各
抵抗の値は定められる。この抵抗値設定方法を以下に説
明する。
第３図は第２図の回路の等価回路図である。第３図にお
いて、ｉ２ｔ￥Ｊの入力端子■２およびエミッタ接地形
増幅回路Ａ２は４１号源Ｓで表わされている。
いて、ｉ２ｔ￥Ｊの入力端子■２およびエミッタ接地形
増幅回路Ａ２は４１号源Ｓで表わされている。
まず、信号入力時の電流ｉ、と１２の同相かつ大きさが
等しいという条件から次の式が得られる。
等しいという条件から次の式が得られる。
抵抗Ｒ６に電流１２が流れると、抵抗Ｒ７を流れる電流
１（Ｒ７）は、トランジスタＱ１のベース側のインピー
ダンスを無視すると 尻７ となる。この電流ｉ（Ｒ，）によシ、トランジスタＱ１
のコレクターエミッタ間に発生するエミッタを基準とす
る電圧Ｖは、 ｖ＝−ｉ （Ｒ，） ＠ Ｒ。
１（Ｒ７）は、トランジスタＱ１のベース側のインピー
ダンスを無視すると 尻７ となる。この電流ｉ（Ｒ，）によシ、トランジスタＱ１
のコレクターエミッタ間に発生するエミッタを基準とす
る電圧Ｖは、 ｖ＝−ｉ （Ｒ，） ＠ Ｒ。
均
である。また、トランジスタＱ１のコレクタ電流１１は
ｉ、 ＝ −−ｉ （Ｒ，） ・・・・・・（３）１
である。
５ＥＰＰ増幅回路となるだめの条件は
１１＝１２ ・・・・・・（４）
である。式（１）〜（４）よシ
がイｑられる。
次にバイアス条件を再び第２図の回路図に基づいてめる
。入力信号が無信号時に抵抗Ｉチを流れる電流を工。、
抵抗Ｒ２を流れる電流をＩ（Ｒ，）、トランジスタＱ１
のエミッタ電圧をＶ。、トランジスタＱ１のベース・エ
ミッ〉閾電圧をＶＢｌ。、正亀源端子十Ｖの電圧をＥと
すると、 Ｖ８＝Ｅ−Ｒ，ＩＣ−Ｒ６Ｉ（Ｒ，） −ＶＢＥ −・
−・（７）ＶＢｏ＝Ｉ（Ｒ，）Ｒ７−Ｒ６（Ｉｏ−Ｉ（
Ｒ，）） −曲−（ｓ）となる。式（８）よシ 式（９）を式（１）に代入して 従って、 １例として、Ｅ＝９Ｖ、Ｖｏ＝ＯＶ、Ｉｃ二４０ｍＡ。
。入力信号が無信号時に抵抗Ｉチを流れる電流を工。、
抵抗Ｒ２を流れる電流をＩ（Ｒ，）、トランジスタＱ１
のエミッタ電圧をＶ。、トランジスタＱ１のベース・エ
ミッ〉閾電圧をＶＢｌ。、正亀源端子十Ｖの電圧をＥと
すると、 Ｖ８＝Ｅ−Ｒ，ＩＣ−Ｒ６Ｉ（Ｒ，） −ＶＢＥ −・
−・（７）ＶＢｏ＝Ｉ（Ｒ，）Ｒ７−Ｒ６（Ｉｏ−Ｉ（
Ｒ，）） −曲−（ｓ）となる。式（８）よシ 式（９）を式（１）に代入して 従って、 １例として、Ｅ＝９Ｖ、Ｖｏ＝ＯＶ、Ｉｃ二４０ｍＡ。
Ｒ６＝５０Ω、 Ｉ （Ｒ，）＝Ｉ。／１０ 、Ｖ、、
＝０．７Ｖの場合式（９）より ＝６２５Ω ・・・・・・（１２） 式（５）よシ ＝ １３．５１尤１ ・ど・・・・（１３）式（７）お
よび（１３）より ＝ ８８．３０Ω ・・・・・・（１４）よって Ｒ，
＝１．１９２にΩ ・・・・・・（１５）となる。
＝０．７Ｖの場合式（９）より ＝６２５Ω ・・・・・・（１２） 式（５）よシ ＝ １３．５１尤１ ・ど・・・・（１３）式（７）お
よび（１３）より ＝ ８８．３０Ω ・・・・・・（１４）よって Ｒ，
＝１．１９２にΩ ・・・・・・（１５）となる。
第４図は第２図の実施例を帰還増幅器に通用した本発明
の実施例を示す回路図である。第４図において、出力０
□に得られる信号は抵抗Ｒ８を介して増幅請人の非反転
入力端子に帰還されておシ、反転入力端子には抵抗Ｒ０
を大して入力端子■３からの入力信号が与えられる。Ｓ
Ｅ Ｐ ｌ）と増幅器Ａによる帰還増幅作用自体は周
知であり説明を省略する。
の実施例を示す回路図である。第４図において、出力０
□に得られる信号は抵抗Ｒ８を介して増幅請人の非反転
入力端子に帰還されておシ、反転入力端子には抵抗Ｒ０
を大して入力端子■３からの入力信号が与えられる。Ｓ
Ｅ Ｐ ｌ）と増幅器Ａによる帰還増幅作用自体は周
知であり説明を省略する。
発明の詳細
な説明したように、本発明によれば、５ＥＰＰ増幅回路
にお小で、入ブ月１号に応じた同相電流の形成とＩＩｆ
流バイアス電圧の設定を共に低抗器のみで実現したので
、結合用コンデンサが不要となり、従って低周波入力信
号に対しても周波数特性が劣化せず、しかもＩＣ化に適
した構成が得られるという効果が得られる。
にお小で、入ブ月１号に応じた同相電流の形成とＩＩｆ
流バイアス電圧の設定を共に低抗器のみで実現したので
、結合用コンデンサが不要となり、従って低周波入力信
号に対しても周波数特性が劣化せず、しかもＩＣ化に適
した構成が得られるという効果が得られる。
第１図は従来のＳ Ｅ Ｌ）Ｐ増幅回路の１例を示す回
路図、第２図は本発明の一実施例によるＳＪうＰＰ増増
幅回路ケチ回路図、第３図は第２図の寺何回路図、第４
図は第２図の回路の応用例を示す本発明の他の実施例の
回路図である。 Ａ１・・・並列並列帰還増幅回路 Ａ２・・・増幅回路 Ｒ６・・・抵抗 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西舘和之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第１図 第２図 第３図 第４図
路図、第２図は本発明の一実施例によるＳＪうＰＰ増増
幅回路ケチ回路図、第３図は第２図の寺何回路図、第４
図は第２図の回路の応用例を示す本発明の他の実施例の
回路図である。 Ａ１・・・並列並列帰還増幅回路 Ａ２・・・増幅回路 Ｒ６・・・抵抗 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西舘和之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第１図 第２図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 １、増幅回路の出力と並列並列帰還増幅回路の出力を抵
抗を介して接続し、該増幅回路の出力電流の位相と同相
で且つ大きさの等しい電流を該並列並列帰還増幅回路の
出力に発生せしめるようにしたシングルエンデドプッシ
ュプル増幅回路。 ２、該増幅回路はエミッタ接地形増幅回路である特許請
求の範囲第１項記載のシングルエンデドプッシュプル増
幅回路。 ３、該シングルエンデドプッシュプル増幅回路の前段に
増幅回路を接続し、該シングルエンデドプッシュプル増
幅回路の出力から前記増幅回路に負帰還をかけた特許請
求の範囲第１項記載のシングルエンデドプッシュプル増
幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22905483A JPS60121805A (ja) | 1983-12-06 | 1983-12-06 | シングルエンデドプッシュプル増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22905483A JPS60121805A (ja) | 1983-12-06 | 1983-12-06 | シングルエンデドプッシュプル増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60121805A true JPS60121805A (ja) | 1985-06-29 |
| JPH0434844B2 JPH0434844B2 (ja) | 1992-06-09 |
Family
ID=16886020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22905483A Granted JPS60121805A (ja) | 1983-12-06 | 1983-12-06 | シングルエンデドプッシュプル増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60121805A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6072341A (en) * | 1997-05-08 | 2000-06-06 | Sony Corporation | Driver circuit with pull down npn transistor and gain reduction |
| WO2020191606A1 (zh) * | 2019-03-26 | 2020-10-01 | 华为技术有限公司 | 一种推挽型驱动电路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4876457A (ja) * | 1972-01-13 | 1973-10-15 |
-
1983
- 1983-12-06 JP JP22905483A patent/JPS60121805A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4876457A (ja) * | 1972-01-13 | 1973-10-15 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6072341A (en) * | 1997-05-08 | 2000-06-06 | Sony Corporation | Driver circuit with pull down npn transistor and gain reduction |
| WO2020191606A1 (zh) * | 2019-03-26 | 2020-10-01 | 华为技术有限公司 | 一种推挽型驱动电路 |
| CN113396536A (zh) * | 2019-03-26 | 2021-09-14 | 华为技术有限公司 | 一种推挽型驱动电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0434844B2 (ja) | 1992-06-09 |
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