JPH0434844B2 - - Google Patents
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- Publication number
- JPH0434844B2 JPH0434844B2 JP58229054A JP22905483A JPH0434844B2 JP H0434844 B2 JPH0434844 B2 JP H0434844B2 JP 58229054 A JP58229054 A JP 58229054A JP 22905483 A JP22905483 A JP 22905483A JP H0434844 B2 JPH0434844 B2 JP H0434844B2
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- JP
- Japan
- Prior art keywords
- transistor
- resistor
- collector
- amplifier circuit
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】
発明の技術分野
本発明はトランスレス増幅回路に係り、特にビ
デオ信号伝送に適した広帯域のシングルエンデド
プツシユプル（SEPP）増幅回路に関する。
デオ信号伝送に適した広帯域のシングルエンデド
プツシユプル（SEPP）増幅回路に関する。
技術の背景
ビデオ信号伝送等に用いられるSEPP増幅回路
としては、IC化に適した小型のもので、かつ広
帯域にわたり周波数特性の良好なものが要求され
ている。
としては、IC化に適した小型のもので、かつ広
帯域にわたり周波数特性の良好なものが要求され
ている。
従来技術と問題点
従来のSEPP増幅回路の１例を第１図に示す。
第１図において、従来のSEPP増幅回路は、エミ
ツタホロフトランジスタQ1とエミツタ接地トラ
ンジスタQ2を備えており、入力端子I1からトラン
ジスタQ1のベースに印加された入力信号に応じ
てトランジスタQ1のコレクタから出力端子O1に
電流i1が流れ、トランジスタQ2のコレクタから出
力端子O1にi2が流れ、この場合電流i1と電流i2と
は同相となるように、トランジスタQ1のコレク
タとトランジスタQ2のベースとの間がコンデン
サＣにより容量結合されている。こうして、出力
端子O1にはi1＋i2＝2i1の電流が入力信号に応じて
得られる。抵抗R1，R2はi1，i2の値が等しくなる
ように選ばれている。一方、トランジスタQ2の
直流バイアス電圧は抵抗R3，R4によつて入力信
号系とは独立に設定されている。
第１図において、従来のSEPP増幅回路は、エミ
ツタホロフトランジスタQ1とエミツタ接地トラ
ンジスタQ2を備えており、入力端子I1からトラン
ジスタQ1のベースに印加された入力信号に応じ
てトランジスタQ1のコレクタから出力端子O1に
電流i1が流れ、トランジスタQ2のコレクタから出
力端子O1にi2が流れ、この場合電流i1と電流i2と
は同相となるように、トランジスタQ1のコレク
タとトランジスタQ2のベースとの間がコンデン
サＣにより容量結合されている。こうして、出力
端子O1にはi1＋i2＝2i1の電流が入力信号に応じて
得られる。抵抗R1，R2はi1，i2の値が等しくなる
ように選ばれている。一方、トランジスタQ2の
直流バイアス電圧は抵抗R3，R4によつて入力信
号系とは独立に設定されている。
上記従来回路においては、コンデンサＣの容量
リアクタンスはビデオ信号等の低周波領域で大き
くなるので、トランジスタQ2のベース電流が減
少し、その結果、トランジスタQ2のコレクタ電
流i2が減少するので、電流i1とi2の間にアンバラ
ンスが生じ出力端子O1に得られる出力信号が歪
み、また低域周波数特性が劣化するという問題が
ある。コンデンサＣの容量を大きくすれば上記の
問題は解消するが容量の大きなコンデンサは寸法
が大きくなる欠点を有する。
リアクタンスはビデオ信号等の低周波領域で大き
くなるので、トランジスタQ2のベース電流が減
少し、その結果、トランジスタQ2のコレクタ電
流i2が減少するので、電流i1とi2の間にアンバラ
ンスが生じ出力端子O1に得られる出力信号が歪
み、また低域周波数特性が劣化するという問題が
ある。コンデンサＣの容量を大きくすれば上記の
問題は解消するが容量の大きなコンデンサは寸法
が大きくなる欠点を有する。
発明の目的
本発明の目的は上述の従来技術における問題に
鑑み、入力信号に応じた逆相電流の形成と直流バ
イアス電圧の設定を共に抵抗器のみで実現すると
いう構想に基づき、低周波入力信号に対しても歪
み、および周波数特性の劣化が生ぜず、しかも
IC化に適した小型のSEPP増幅回路を提供するこ
とにある。
鑑み、入力信号に応じた逆相電流の形成と直流バ
イアス電圧の設定を共に抵抗器のみで実現すると
いう構想に基づき、低周波入力信号に対しても歪
み、および周波数特性の劣化が生ぜず、しかも
IC化に適した小型のSEPP増幅回路を提供するこ
とにある。
発明の構成
上記の目的は、第１トランジスタ、第２トラン
ジスタ、第１トランジスタのコレクタと第１の電
源端子との間に接続された第１抵抗、第２トラン
ジスタのエミツタと第２の電源端子との間に接続
された第２抵抗、第１トランジスタのコレクタと
ベースの間に接続された第３抵抗、第１トランジ
スタのエミツタと第２トランジスタのコレクタの
間に接続された第４抵抗、及び第１トランジスタ
のベースと第２トランジスタのコレクタの間に接
続された第５抵抗を備え、第１抵抗、第３抵抗、
第４抵抗、及び第５抵抗の各抵抗値R1，R5，R6、
及びR7は、R7／R6＝R5／R1−１の関係にあり、
第２トランジスタQ2のコレクタ電流と逆極性で
且つ大きさの等しい電流を、第１トランジスタの
エミツタに第２トランジスタのコレクタ電流と交
互に発生せしめるようにしたシングルエンデドプ
ツシユプル増幅回路により達成される。
ジスタ、第１トランジスタのコレクタと第１の電
源端子との間に接続された第１抵抗、第２トラン
ジスタのエミツタと第２の電源端子との間に接続
された第２抵抗、第１トランジスタのコレクタと
ベースの間に接続された第３抵抗、第１トランジ
スタのエミツタと第２トランジスタのコレクタの
間に接続された第４抵抗、及び第１トランジスタ
のベースと第２トランジスタのコレクタの間に接
続された第５抵抗を備え、第１抵抗、第３抵抗、
第４抵抗、及び第５抵抗の各抵抗値R1，R5，R6、
及びR7は、R7／R6＝R5／R1−１の関係にあり、
第２トランジスタQ2のコレクタ電流と逆極性で
且つ大きさの等しい電流を、第１トランジスタの
エミツタに第２トランジスタのコレクタ電流と交
互に発生せしめるようにしたシングルエンデドプ
ツシユプル増幅回路により達成される。
発明の実施例
以下本発明の実施例を第２図および第３図によ
つて説明する。
つて説明する。
第２図は本発明の一実施例によるSEPP増幅回
路を示す回路図である。第２図において、トラン
ジスタQ1，Q1のコレクタと正電源端子＋Ｖとの
間に接続された抵抗R1、およびQ1のコレクタ−
ベース間に接続された抵抗R5で増幅回路A1が構
成されており、トランジスタQ2と、Q2のエミツ
タと負電源端子間に接続された抵抗R2とでエミ
ツタ接地形増幅回路A2が構成されている。増幅
回路A1の出力、すなわちトランジスタQ1のエミ
ツタと、エミツタ接地形増幅回路A2の出力、す
なわちトランジスタQ2のコレクタとの間に抵抗
R6が接続されており、トランジスタQ1のベース
とトランジスタQ2のコレクタの間に抵抗R7が接
続されている。入力信号はトランジスタQ2のベ
ースに接続された入力端子I2に印加され、出力は
トランジスタQ1のエミツタに接続された出力端
子O2に得られる。
路を示す回路図である。第２図において、トラン
ジスタQ1，Q1のコレクタと正電源端子＋Ｖとの
間に接続された抵抗R1、およびQ1のコレクタ−
ベース間に接続された抵抗R5で増幅回路A1が構
成されており、トランジスタQ2と、Q2のエミツ
タと負電源端子間に接続された抵抗R2とでエミ
ツタ接地形増幅回路A2が構成されている。増幅
回路A1の出力、すなわちトランジスタQ1のエミ
ツタと、エミツタ接地形増幅回路A2の出力、す
なわちトランジスタQ2のコレクタとの間に抵抗
R6が接続されており、トランジスタQ1のベース
とトランジスタQ2のコレクタの間に抵抗R7が接
続されている。入力信号はトランジスタQ2のベ
ースに接続された入力端子I2に印加され、出力は
トランジスタQ1のエミツタに接続された出力端
子O2に得られる。
無信号時のトランジスタQ1，Q2のコレクタ電
流をIcとする入力端子I2に印加された入力信号に
応じてトランジスタQ1のコレクタ−エミツタ間
には電流Ic＋i1、トランジスタQ2のコレクタ−エ
ミツタ間には電流Ic−i2が流れ、この場合、i1とi2
とは同相で大きさが等しくなるように、また、
SEPP増幅回路としてのバイアス条件を満足する
ように、各抵抗の値は定められる。すなわち、ト
ランジスタQ2のコレクタ電流−i2と逆極性で且つ
大きさの等しい電流i1がトランジスタQ1のエミツ
タに、Q2のコレクタ電流−i2と交互に発生せしめ
るようにする。この抵抗値設定方法を以下に説明
する。
流をIcとする入力端子I2に印加された入力信号に
応じてトランジスタQ1のコレクタ−エミツタ間
には電流Ic＋i1、トランジスタQ2のコレクタ−エ
ミツタ間には電流Ic−i2が流れ、この場合、i1とi2
とは同相で大きさが等しくなるように、また、
SEPP増幅回路としてのバイアス条件を満足する
ように、各抵抗の値は定められる。すなわち、ト
ランジスタQ2のコレクタ電流−i2と逆極性で且つ
大きさの等しい電流i1がトランジスタQ1のエミツ
タに、Q2のコレクタ電流−i2と交互に発生せしめ
るようにする。この抵抗値設定方法を以下に説明
する。
第３図は第２図の回路の等価回路図である。第
３図において、第２図の入力端子I2およびエミツ
タ接地形増幅回路A2は信号源Ｓで表わされてい
る。
３図において、第２図の入力端子I2およびエミツ
タ接地形増幅回路A2は信号源Ｓで表わされてい
る。
まず、信号入力時の電流i1とi2の同相かつ大き
さが等しいという条件から次の式が得られる。
さが等しいという条件から次の式が得られる。
抵抗R6に電流i2が流れると、抵抗R7を流れる電
流ｉ（R7）は、トランジスタQ1のベース側のイン
ピーダンスを無視すると ｉ（R7）≒i2・R6／R7 ……(1) となる。この電流ｉ（R7）により、トランジスタ
Q1のコレクタ−エミツタ間に発生するエミツタ
を基準とする電圧ｖは、 ｖ＝−ｉ（R7）・R5 ＝−i2・R6／R7・R5 ……(2) である。また、トランジスタQ1のコレクタ電流i1
は i1＝−ｖ／R1−ｉ（R7） ……(3) である。
流ｉ（R7）は、トランジスタQ1のベース側のイン
ピーダンスを無視すると ｉ（R7）≒i2・R6／R7 ……(1) となる。この電流ｉ（R7）により、トランジスタ
Q1のコレクタ−エミツタ間に発生するエミツタ
を基準とする電圧ｖは、 ｖ＝−ｉ（R7）・R5 ＝−i2・R6／R7・R5 ……(2) である。また、トランジスタQ1のコレクタ電流i1
は i1＝−ｖ／R1−ｉ（R7） ……(3) である。
SEPP増幅回路となるための条件は
i1＝i2 ……(4)
である。式(1)〜(4)より
R7／R6＝R5／R1−１ ……(5)
が得られる。
次にバイアス条件を再び第２図の回路図に基づ
いて求める。入力信号が無信号時に抵抗R1を流
れる電流をIc、抵抗R7を流れる電流をＩ（R7）、ト
ランジスタQ1のエミツタ電圧をVe、トランジス
タQ1のベース・エミツタ間電圧をVBE、正電源端
子＋Ｖの電圧をＥとすると、 Ve＝Ｅ−R1Ic−R5I（R7）−VBE ……(7) VBE＝Ｉ(R7)R7−R6（Ic−Ｉ(R7)） ……(8) となる。式(8)より Ｉ（R7）＝VBE＋R6Ic／R6＋R7 ……(9) 式(9)を式(7)に代入して Ve＝Ｅ−R1Ic−R5VBE＋R6Ic／R6＋R7−VBE ……(10) 従つて、 Ve＝Ｅ−Ic（R1＋R5・R6／R6＋R7）−（R5／R6＋R7＋
１）VBE ……(11) １例として、Ｅ＝9V，Ve＝0V，Ic＝40mA，
R6＝50Ω，Ｉ（R7）＝Ic／10，VBE＝0.7Vの場合 式(9)より R7＝VBE＋R6Ic／Ｉ（R7）−R6 ＝625Ω ……(12) 式(5)より R5＝（R7／R6＋１）R1 ＝13.5R1 ……(13) 式(7)および(13)より R1＝Ｅ−VBE−Ve／Ic＋13.5I（R7） ＝88.30Ω ……(14) よつて R5＝1.192kΩ ……(15) となる。
いて求める。入力信号が無信号時に抵抗R1を流
れる電流をIc、抵抗R7を流れる電流をＩ（R7）、ト
ランジスタQ1のエミツタ電圧をVe、トランジス
タQ1のベース・エミツタ間電圧をVBE、正電源端
子＋Ｖの電圧をＥとすると、 Ve＝Ｅ−R1Ic−R5I（R7）−VBE ……(7) VBE＝Ｉ(R7)R7−R6（Ic−Ｉ(R7)） ……(8) となる。式(8)より Ｉ（R7）＝VBE＋R6Ic／R6＋R7 ……(9) 式(9)を式(7)に代入して Ve＝Ｅ−R1Ic−R5VBE＋R6Ic／R6＋R7−VBE ……(10) 従つて、 Ve＝Ｅ−Ic（R1＋R5・R6／R6＋R7）−（R5／R6＋R7＋
１）VBE ……(11) １例として、Ｅ＝9V，Ve＝0V，Ic＝40mA，
R6＝50Ω，Ｉ（R7）＝Ic／10，VBE＝0.7Vの場合 式(9)より R7＝VBE＋R6Ic／Ｉ（R7）−R6 ＝625Ω ……(12) 式(5)より R5＝（R7／R6＋１）R1 ＝13.5R1 ……(13) 式(7)および(13)より R1＝Ｅ−VBE−Ve／Ic＋13.5I（R7） ＝88.30Ω ……(14) よつて R5＝1.192kΩ ……(15) となる。
第４図は第２図の実施例を帰還増幅器に適用し
た本発明の実施例を示す回路図である。第４図に
おいて、出力O2に得られる信号は抵抗R8を介し
て増幅器Ａの非反転入力端子に帰還されており、
反転入力端子には抵抗R9を入して入力端子I3から
の入力信号が与えられる。SEPPと増幅器Ａによ
る帰還増幅作用自体は周知であり説明を省略す
る。
た本発明の実施例を示す回路図である。第４図に
おいて、出力O2に得られる信号は抵抗R8を介し
て増幅器Ａの非反転入力端子に帰還されており、
反転入力端子には抵抗R9を入して入力端子I3から
の入力信号が与えられる。SEPPと増幅器Ａによ
る帰還増幅作用自体は周知であり説明を省略す
る。
発明の効果
以上説明したように、本発明によれば、SEPP
増幅回路において、入力信号に応じた同相電流の
形成と直流バイアス電圧の設定を共に抵抗器のみ
で実現したので、結合用コンデンサが不要とな
り、従つて低周波入力信号に対しても周波数特性
が劣化せず、しかもIC化に適した構成が得られ
るという効果が得られる。
増幅回路において、入力信号に応じた同相電流の
形成と直流バイアス電圧の設定を共に抵抗器のみ
で実現したので、結合用コンデンサが不要とな
り、従つて低周波入力信号に対しても周波数特性
が劣化せず、しかもIC化に適した構成が得られ
るという効果が得られる。
第１図は従来のSEPP増幅回路の１例を示む回
路図、第２図は本発明の一実施例によるSEPP増
幅回路を示す回路図、第３図は第２図の等価回路
図、第４図は第２図の回路の応用例を示す本発明
の他の実施例の回路図である。 A1…増幅回路、A2…増幅回路、R6…抵抗。
路図、第２図は本発明の一実施例によるSEPP増
幅回路を示す回路図、第３図は第２図の等価回路
図、第４図は第２図の回路の応用例を示す本発明
の他の実施例の回路図である。 A1…増幅回路、A2…増幅回路、R6…抵抗。
Claims (1)
- 【特許請求の範囲】 １ 第１トランジスタQ1、 第２トランジスタQ2、 該第１トランジスタQ1のコレクタと第１の電
源端子との間に接続された第１抵抗R1、 該第２トランジスタQ2のエミツタと第２の電
源端子との間に接続された第２抵抗R2、 該第１トランジスタQ1のコレクタとベースの
間に接続された第３抵抗R5、 該第１トランジスタQ1のエミツタと該第２ト
ランジスタQ2のコレクタの間に接続された第４
抵抗R6、及び 該第１トランジスタQ1のベースと該第２トラ
ンジスタQ2のコレクタの間に接続された第５抵
抗R7を備え、 該第１抵抗R1、該第３抵抗R5、該第４抵抗R6、
及び該第５抵抗R7の各抵抗値R1，R5，R6、及び
R7は、R7／R6＝R5／R1−１の関係にあり、 該第２トランジスタQ2のコレクタ電流と逆極
性で且つ大きさの等しい電流を、該第１トランジ
スタQ1のエミツタに該第２トランジスタのコレ
クタ電流と交互に発生せしめるようにしたシング
ルエンデドプツシユプル増幅回路。 ２ 該シングルエンデドプツシユプル増幅回路の
前段に増幅回路を接続し、該シングルエンデドプ
ツシユプル増幅回路の出力から前記増幅回路に負
帰還をかけた特許請求の範囲第１項記載のシング
ルエンデドプツシユプル増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22905483A JPS60121805A (ja) | 1983-12-06 | 1983-12-06 | シングルエンデドプッシュプル増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22905483A JPS60121805A (ja) | 1983-12-06 | 1983-12-06 | シングルエンデドプッシュプル増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60121805A JPS60121805A (ja) | 1985-06-29 |
| JPH0434844B2 true JPH0434844B2 (ja) | 1992-06-09 |
Family
ID=16886020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22905483A Granted JPS60121805A (ja) | 1983-12-06 | 1983-12-06 | シングルエンデドプッシュプル増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60121805A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6072341A (en) * | 1997-05-08 | 2000-06-06 | Sony Corporation | Driver circuit with pull down npn transistor and gain reduction |
| CN113396536A (zh) * | 2019-03-26 | 2021-09-14 | 华为技术有限公司 | 一种推挽型驱动电路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5310831B2 (ja) * | 1972-01-13 | 1978-04-17 |
-
1983
- 1983-12-06 JP JP22905483A patent/JPS60121805A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60121805A (ja) | 1985-06-29 |
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