JPS6012185Y2 - デ−タ記憶装置 - Google Patents

Description

【考案の詳細な説明】 この考案はプログラマブル小型電子式計算機のデータ記
憶装置に関する。

従来のプログラマブル小型電子式計算機（以下、計算機
と略称）では、例えば第１図に示すようにＲＡＭ （ラ
ンダムアクセスメモリ）をデータメモリとして使用し、
また各行アドレスエリアをレジスタ（図示の例では１２
ｔ５の容量をもつ）として使用している。

然し一般に１ｗＩのデータが各レジスタに記憶されるこ
とはなく、通常は数桁のデータが多い。

このため各レジスタの上位桁は未使用となり、使用効率
が低下し、当然、容量の大きいＲＡＭを必要として不経
済となっている。

この考案は上述した点を改善するためになされたもので
、その目的とするところは、プログラマブル小型電子式
計算機のデータメモリの行アドレスエリアまたは行アド
レスエリアの何れか一方のエリアを複数のデータエリア
に分割してデータを記憶できるようにしたデータ記憶装
置を提供することである。

以下、第２図乃至第４図を参照して一実施例を説明する
。

第２図は要部の回路構成図である。図においてプログラ
ムメモリ１はキー人力部（図示時）から入力されるプロ
グラムを記憶するものでＲＡＭにより構成され、また第
３図に示すように各行アドレスエリアは上位６桁分（エ
リアＡ）と下位６桁分（エリアＢ）とに分割されて使用
れる。

またプログラムメモリ１はｃｐｕ （中央処理装置、図
示時）から出力されるリード／ライト信号Ｒ／Ｗによっ
てプログラムデータの読出し、書込みの各動作が制御さ
れ、また同様にＣＰＵから出力される＋１信号を入力し
て計数動作するプログラムカウンタ２の出力によりその
アドレスが指定される。

更にプログラムメモリ１から読出される各ステップの命
令データはデータバスを介してインストラクションデコ
ーダ３に与えられ、数値データはデータメモリ４、演算
部５、分割桁数記憶回路６、乗算回路７に夫々与えられ
る。

インストラクションデコーダ３は入力した命令データを
デコードし、データメモリ４に対してはリード／ライト
信号Ｒ／Ｗ、また乗算回路７及び後述する加算回路８に
対しては演算指令信号、更にアンドゲート９，１０に対
してはゲート制御信号を夫々与える。

データメモリ４はこの実施例では第４図に示すように列
アドレス０〜１１が４分割され、また分割された各コラ
ム０〜３には夫々３桁のデータが記憶できるようにされ
たＲＡＭである。

而して加算回路８の出力信号を入力して記憶するアドレ
スレジスタ１１の出力により、各コラムの列アドレス０
〜１１が指定される。

演算部５はアダー回路、複数の演算用レジスタ等から成
り、プログラムメモリ１やデータメモリ４から入力され
たデータにもとづき所定の演算を実行し、その演算結果
はデータメモリ４に送って記憶させる。

分割桁数記憶回路６はプログラムメモリ１から出力され
た各コラム０〜３の分割桁数（実施例ではｒ３ヨ）を記
憶する回路であり、この回路６に記憶された分割桁数は
乗算回路７及び比較演算回路１２に直ちに与えられる。

この場合、乗算回路７には同時に、プログラムメモリ１
からのデータ、即ち、データメモリ４に対して読出すデ
ータまたは書込むデータのコラムを示すデータが与えら
れる。

このため乗算回路７は入力したデータを乗算し、またそ
の乗算結果を加算回路８及び比較演算回路１２に対して
出力する。

つまり、上記演算結果はデータメモリに対して読出すデ
ータまたは書込みデータのコラムの最小列アドレスを示
している。

而して比較演算回路１２は入力した分割桁数記憶回路６
からのデータｒ３Ｊと上記乗算結果とを加算し、上述し
た最小列アドレスに対応する上限列アドレスを算出する
。

一方、加算回路はＣＰＵから出力される＋１信号によっ
て上記乗算結果に＋１し、その加算結果はアドレスレジ
スタ１１に送られてデータメモリ４に対する列アドレス
指定信号として利用されて、同時に加算結果は比較演算
回路１２に送られて比較され、両データが一致したとき
、比較演算回路１２から一致信号が出力されて加算回路
８に対する＋１信号の出力が停止される。

この結果、データメモリ４に対してはプログラムメモリ
１のプログラムによって指定された数値データが指定コ
ラムに対し書込み、あるいは読出しされる。

次に上記のように構成された本考案の動作を説明する。

第４図に示すように行アドレス１の１コラムにデータ１
１２Ｊを書込み、またこのデータ１２ヨを行アドレス２
の３コラムに記憶させる場合を一例として動作を説明す
る。

即ち、オペレータは上述の目的のためのプログラムをキ
ー人力して第３図の如くステップ１〜９までのデータを
プログラムする。

この場合、ＣＰＵからプログラムメモリ１に対して書込
み命令のリード／ライト信号Ｒ／Ｗが与えられている。

先ずステップ１ではデータメモリを分割するためにエリ
アＡ、Ｂに夫々、コードデータ” Ｄ Ｊ、分割桁数ｒ
３Ｊを入力する。

これはデータメモリの各コラムの桁数が３桁であること
を示している。

次にステップ２，３にてエリアＢに夫々、データ１１ヨ
、′２−１を書込む。

これはデータメモリに書込むデータ”１２ヨを示す。

次にステップ４にてエリアＡに命令データ”ＭＩＮ、を
書込む。

この命令データ”ＭＩＮＪは次のステップ５内のデータ
によって上記データｒ１２Ｊをデータメモリ４に書込ま
せるための命令データである。

次にステップ５にてエリアＡ、Ｂに夫々、データ１１ヨ
を共に書込む。

エリアＡ内のデータｒ１．．．ｌはデータメモリ４の行
アドレスを示し、またエリアＢ内のデータｒ１ｊはその
行アドレスの１コラムを示す。

次にステップ６にてエリアＡに命令データｒＭＲ，を書
込む。

この命令データｒＭＲ。は次のステップ７内のデータに
よって上記データ１２Ｊを読出腰演算部５に記憶させる
命令データである。

次にステップ７にてエリアＡ、 Ｂに夫々、データ１１
を書込む。

各エリアＡ、 Ｂ内のデータｒＩＪの意味はステップ５
のものと同一である。

次にステップ８にてエリアＡに命令データ’ ＭＩ Ｎ
Ｊを書込み、更にステップ９にてエリアＡ、 Ｂ内に
夫々、データ１１ヨ、ｒ３ヨを書込む。

次に上記プログラムが実行開始されると、ＣＰＵから読
出し命令のリード／ライト信号Ｒ／Ｗがプログラムメモ
リ１に与えられる。

そして先ずステップ１のデータが読出され、分割桁数記
憶回路６に分割桁数１３．がアンドゲート１０を介して
セットされ、またこの分割桁数１３１は乗算回路７及び
比較演算回路１２に与えられる。

次にステップ２，３によりデータ１１２ヨがアンドゲー
ト９を介して演算部５内の所定レジスタに記憶される。

次にステップ４，５によりデータメモリ４の行アドレス
１の１コラムに上記データ１２を書込む動作が実行され
る。

この場合、乗算回路７では入力中の分割桁数″３Ｊとプ
ログラムメモリのエリアＢからのコラムデータ１１．と
が乗算され、その乗算結果１３１によりデータメモリ４
の最小列アドレス３が得られ、加算回路８及び比較演算
回路１２に与えられる。

而して比較演算回路１２では入力したデータｒ３１、′
３ヨとを加算し、上記最小列アドレス３に対する上限ア
ドレス６を算出する。

加算回路８にはＣＰＵから＋１信号が出力されてその初
期値３に対して順次＋１してゆき、列アドレス信号３．
４． ５． ６を出力し、アドレスレジスタ１１を介
してデータメモリ４に与える。

このためデータメモリ４の行アドレス１の１コラムに対
し演算部１２内のデータ１２が転送されて書込まれる。

而して加算回路８の内容が上限列アドレス６となると比
較演算回路１２から一致信号が出力され、ＣＰＵからの
＋１信号が出力されなくなり、これによりステップ４，
５の動作を完了する。

次にステップ６．７の動作が実行され、上記行アドレス
１．１コラムに書込んだデータを読出シて演算部５の所
定レジスタに書込む動作が実行される。

この場合の動作は上述したステップ４，５と同様である
。

次にステップ８，９の動作、即ち演算部５内のデータ１
１２Ｊをデータメモリ４内の行アドレス２、コラム３に
記憶させる動作が実行される。

この場合、分割桁数記憶回路６には同様に分割桁数７３
Ｊがセットされる。

一方、乗算回路７ではこの分割桁数ｒ３．とエリアＢ内
のデータ（コラム３）とを乗算し、その乗算結果、即ち
最小列アドレス９を算出し、加算回路８、比較演算回路
１２に与える。

而して比較演算回路１２ては入力した分割桁数ｒ３ヨと
最小列アドレス９とを加算して上限列アドレス１２を算
出保持する。

一方、加算回路８では上記最小列アドレス９に対する＋
１演算が実行され、この結果、データメモリ４の列アド
レス９〜１１が順次指定され、行アドレス２、コラム３
にデータ１２Ｊが書込まれる。

更に加算回路８の加算結果が１１２．となると比較演算
回路１２から一致信号が出力され、ステップ８，９の動
作を完了する。

なお、上記実施例ではデータメモリ４の列アドレスを４
分割したが、分割桁数は任意である。

また行アドレスを任意桁数分割して使用することもでき
る。

また、上記実施例ではデータメモリ４のｌコラムにデー
タを書込んだり読出したりするようにした場合につき説
明したが、２コラム以上に対する場合にもこの考案を同
様に適用可能である。

更に、上記実施例ではプログラムメモリ１にデータメモ
リ４を分割するためにコードデータｒＤ、、分割桁数を
入力するようにしたが、分割桁数の代りに分割数を入力
するようにしても良い。

この考案は以上説明したようにデータメモリの行アドレ
スエリアまたは列アドレスエリアの何しか一方のエリア
を複数のデータエリアに分割味また各データエリアにデ
ータを記憶できるようにしたデータ記憶装置を提供した
から、データメモリの利用効率が高まり、したがって小
容量のデータメモリで長大なプログラムを処理可能とな
り、また経済性にも冨むものである。

【図面の簡単な説明】

第１図は従来のデータメモリの使用状態を示す図、第２
図ないし第３図はこの考案の一実施例を示し、第２図は
要部の回路構成図、第３図はプログラムメモリ１に組ま
れたプログラムの一例を示す状態図、第４図は第３図の
プログラムによるデータメモリ４の記憶状態図を示す。 １・・・・・・プログラムメモリ、３・・・・・・イン
ストラクションデコーダ、４・・・・・・データメモリ
、５・・間演算部、６・・・・・・分割桁数記憶回路、
７・・・・・・乗算回路、８・・・・・・加算回路、１
２・・・・・・比較演算回路。

Claims (1)

【実用新案登録請求の範囲】
1. プログラム可能な小型電子式計算機に於て、演算データ
   を記憶するデータメモリと、外部入力された分割桁数若
   しくは分割数に従って上記データメモリを分割する分割
   手段とを具備し、上記データメモリを任意に分割して演
   算データの書込み、読出しを可能としてなるデータ記憶
   装置。